公开(公告)号：CN116522834A

公开(公告)日：2023-08-01

申请号：CN202310342384.4

申请日：2023-03-24

Applicant: 鹏城实验室

Inventor： 陶思敏 ,  刘贺 ,  龙帅英 ,  解壁伟 ,  李兴权

IPC: G06F30/3312 ,  G06F30/398 ,  G06N20/00 ,  G06F111/10 ,  G06F111/04

Abstract: 本申请公开了一种时延预测方法、装置、设备及存储介质，所述时延预测方法包括：获取电路中各单元的单元特征信息和各单元互连线的特征序列；基于各单元互连线的电容值和电阻值，计算各单元间互连线路径的等效电容值，并基于等效电容值，确定各单元间的目标互连线时延特征；基于等效电容值和单元特征信息，确定各单元的单元时延特征；将互连线时延特征和单元时延特征输入至预设的时延预测模型，基于时延预测模型，对互连线时延特征和单元时延特征进行预测处理，得到所述电路的时延结果。本申请将各单元互连线的电容值和电阻值等效成等效电容值，克服了相关技术中负载电容忽略了电阻屏蔽效应的不足，以此减少负载电容的误差，提高时序预测的准确性。

公开(公告)号：CN116402013A

公开(公告)日：2023-07-07

申请号：CN202310317430.5

申请日：2023-03-22

Applicant: 鹏城实验室

Inventor： 李兴权 ,  李伟国 ,  陶思敏 ,  黄增荣 ,  陈仕健 ,  解壁伟

IPC: G06F30/396 ,  G06F111/04

Abstract: 本申请公开了一种时钟树联合优化方法、装置、设备及计算机可读存储介质，涉及集成电路技术领域，该方法包括：基于待优化电路中位置可变单元生成位置可变单元在待优化电路中的分布约束；构建待优化电路的传播约束；联合分布约束和传播约束，以待优化电路的时钟树的时钟信号传播周期最小为目标，生成待优化电路的优化时钟树数据。与现有方案相比，本申请在在布局和时钟树综合的求解空间上取得了更大的自由度，提高了得到更优时钟树结构的可能性，从而实现对时钟树更高程度的优化。

公开(公告)号：CN118468793A

公开(公告)日：2024-08-09

申请号：CN202410556749.8

申请日：2024-05-07

Applicant: 鹏城实验室

Inventor： 陈仕健 ,  黄志鹏 ,  陶思敏 ,  黄增荣 ,  解壁伟 ,  李兴权

IPC: G06F30/392 ,  G06F30/398

Abstract: 本申请公开了一种布局时序优化方法、装置、设备、存储介质及产品，涉及电路设计自动化技术领域，所述的方法包括：根据时钟单元和逻辑单元的位置确定时序单元的初始位置，确定搜索窗口的初始中心点位置；根据时序单元的时序需求值和搜索窗口的预设移动方向确定移动向量；对移动向量在预设方向上进行分解，根据搜索窗口的尺寸规格和移动向量的分向量确定搜索窗口的偏移坐标，并根据偏移坐标调整时序单元的布局位置。由于本申请的搜索窗口重放置方案，有效调整时钟路径和逻辑路径的连接点，增大时序优化空间，计算搜索窗口的偏移坐标，根据偏移坐标调整搜索窗口的位置，能够帮助时序单元在每轮迭代中寻找到更优的位置，从而提升时序优化效率。

公开(公告)号：CN116245068A

公开(公告)日：2023-06-09

申请号：CN202310299456.1

申请日：2023-03-24

Applicant: 鹏城实验室

Inventor： 陈仕健 ,  黄志鹏 ,  解壁伟 ,  陶思敏 ,  李兴权

IPC: G06F30/392 ,  G06F30/398 ,  G06F30/3312 ,  G06F115/06

Abstract: 本申请公开了一种基于权值的时序驱动布局方法、装置、设备及可读存储介质，该方法包括：获取时序电路中时序终点的时序指标，并根据所述时序指标，得到时序关键性值；基于预设最值传播模型和所述时序关键性值，对多个线网进行赋权处理，得到线网权值，其中，所述线网权值是根据每个所述线网的所述时序关键性值的最大值确定的；根据所述线网权值，对时序电路中的多个单元进行全局扩散，确定全局布局阶段的初始单元坐标；基于预设总和传播模型与所述时序关键性值，计算得到最小时序违例值对应的第一坐标，并根据所述第一坐标以及所述初始单元坐标，进行单元重放置。本申请提升了时序驱动布局过程中的时序优化效率。

公开(公告)号：CN119538845A

公开(公告)日：2025-02-28

申请号：CN202411637071.2

申请日：2024-11-15

Applicant: 鹏城实验室

Inventor： 李兴权 ,  李伟国 ,  曾智圣 ,  黄增荣 ,  陶思敏 ,  周平 ,  庄楚楠

IPC: G06F30/392 ,  G06F17/18 ,  G06F111/08

Abstract: 本申请公开了一种3D芯片布局模型及其构建方法、3D芯片布局方法，涉及3D芯片物理设计技术领域。该3D芯片布局模型包括：第一子模型和第二子模型，第一子模型的第K次迭代结果作为第二子模型第K次迭代的迭代输入参数，第二子模型第K次迭代结果作为第一子模型第K+1次迭代的迭代输入参数，K≥1；第一子模型用于基于最短线长和最少端子规则，根据线网信息和各单元的水平坐标确定各单元的层级坐标，其中，线网信息包括构成线网的单元信息；第二子模型用于根据各单元的层级坐标和线网信息对统合水平坐标进行迭代优化计算。采用上述3D芯片布局模型可以确定较优的单元坐标和端子数量，实现对3D芯片较优的布局规划。

公开(公告)号：CN118486014A

公开(公告)日：2024-08-13

申请号：CN202410556742.6

申请日：2024-05-07

Applicant: 鹏城实验室

Inventor： 蔡晔 ,  梁宇耀 ,  陶思敏 ,  龙帅英 ,  杨博 ,  解壁伟 ,  李兴权

IPC: G06V20/64 ,  G06V10/82 ,  G06V10/774 ,  G06N3/08 ,  G06N3/0464

Abstract: 本申请公开了一种电容提取方法、装置、电子设备及存储介质，涉及集成电路技术领域，公开了电容提取方法，包括：获取待进行电容提取的目标版图；对所述目标版图进行三维采样，得到待提取样本；基于高斯定理对所述待提取样本进行点云编码，得到待提取编码数据；将所述待提取编码数据输入目标电容提取模型中，得到所述目标电容提取模型输出的目标电容。本申请实现了提升电容提取准确度的技术效果。

公开(公告)号：CN118350339A

公开(公告)日：2024-07-16

申请号：CN202410570809.1

申请日：2024-05-09

Applicant: 鹏城实验室

Inventor： 陶思敏 ,  刘贺 ,  龙帅英 ,  解壁伟 ,  李兴权

IPC: G06F30/394 ,  G06F30/396 ,  G06F30/392 ,  G06F30/398

Abstract: 本申请公开了一种布线前时延预测方法、装置、设备、存储介质及程序产品，涉及时序预测技术领域，该方法包括：对数字集成电路的关键单元进行静态时序分析，获得关键单元的时序裕量值；对布局阶段版图进行网格划分，获得多个网格区域；基于时序裕量值，对多个网格区域的关键单元进行特征构建，获得单元热点图；将单元热点图输入至时延预测模型中，获得布线前的数字集成电路所对应的预测布线后时序图。由于本申请对整个布局阶段版图进行网格划分，将每个网格区域中的关键单元作为分析对象，通过使用神经网络构建的时延预测模型进行时序特征分析，避免了传统的依赖于路径导致预测路径复杂不准确的情况，可精确地预测得到布线后的预测布线后时序图。