公开(公告)号：CN119538845A

公开(公告)日：2025-02-28

申请号：CN202411637071.2

申请日：2024-11-15

Applicant: 鹏城实验室

Inventor： 李兴权 ,  李伟国 ,  曾智圣 ,  黄增荣 ,  陶思敏 ,  周平 ,  庄楚楠

IPC: G06F30/392 ,  G06F17/18 ,  G06F111/08

Abstract: 本申请公开了一种3D芯片布局模型及其构建方法、3D芯片布局方法，涉及3D芯片物理设计技术领域。该3D芯片布局模型包括：第一子模型和第二子模型，第一子模型的第K次迭代结果作为第二子模型第K次迭代的迭代输入参数，第二子模型第K次迭代结果作为第一子模型第K+1次迭代的迭代输入参数，K≥1；第一子模型用于基于最短线长和最少端子规则，根据线网信息和各单元的水平坐标确定各单元的层级坐标，其中，线网信息包括构成线网的单元信息；第二子模型用于根据各单元的层级坐标和线网信息对统合水平坐标进行迭代优化计算。采用上述3D芯片布局模型可以确定较优的单元坐标和端子数量，实现对3D芯片较优的布局规划。

公开(公告)号：CN116306463A

公开(公告)日：2023-06-23

申请号：CN202310295307.8

申请日：2023-03-22

Applicant: 鹏城实验室

Inventor： 解壁伟 ,  巫文锐 ,  蔡晔 ,  庄楚楠 ,  李兴权

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/398

Abstract: 本申请公开了一种芯片单元布局优化方法、装置、设备及可读存储介质，该方法包括步骤：获取芯片单元的整体布局数据；根据整体布局数据，确定芯片单元所处的多个单元区域，并确定每个单元区域的引脚密度；确定引脚密度是否大于预设密度；若大于，则将引脚密度大于预设密度的单元区域内的芯片单元扩散至其他的单元区域，并返回确定引脚密度是否大于预设密度的步骤，直至每个引脚密度均小于等于预设密度。本申请实现了从芯片单元布局的整体情况出发，分别确定各个单元区域内的引脚密度，将引脚密度大于预设密度的单元区域内的芯片单元扩散至其他的单元区域，以降低单元区域的引脚密度，以降低布线成本。

公开(公告)号：CN118468800A

公开(公告)日：2024-08-09

申请号：CN202410556922.4

申请日：2024-05-07

Applicant: 鹏城实验室

Inventor： 蔡晔 ,  刘继康 ,  曾智圣 ,  黄增荣 ,  黄志鹏 ,  庄楚楠

IPC: G06F30/3947 ,  G06F30/398

Abstract: 本申请公开了一种芯片的详细布线方法、装置、设备、存储介质及程序产品，涉及芯片设计技术领域，该方法包括：对芯片的标准布线区域进行版图划分，并根据划分的多个布线子区域对芯片的布线线网和引脚连接点进行布线划分，生成布线路径和边界连接点；基于布线路径和边界连接点，对多个布线子区域进行并行布线处理，获得初始布线结果；根据设计规则检查对初始布线结果进行迭代优化，生成基准详细布线结果。由于本申请将芯片划分为多个布线子区域并进行并行布线处理，可实现布线的加速收敛，同时根据设计规则检查进行迭代优化，探索不同的布线解空间，可有效消除资源竞争导致的布线拥塞和大量设计规则违例的情况，从而减少了布线的时间开销。