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公开(公告)号：CN118984160B
公开(公告)日：2024-12-24
申请号：CN202411441197.2
申请日：2024-10-16
Applicant: 西安空间无线电技术研究所
Abstract: 本发明提供了一种基于FPGA的高速广义级联译码器，由L个不同层的级联译码模块和1个H矩阵乘法器组成；广义级联译码器的总输入以V0表示，依次经过L个不同层的级联译码模块后，第i层的级联译码模块的输出表示为Vi；第L层广义级联译码的输出#imgabs0#经过H矩阵乘法器后，得到广义级联译码器的总输出C；本发明的广义级联译码器，通过对短码的级联迭代译码，以较低的复杂度实现与长码相当的性能；与同等码率的RS码相比，误码率性能显著提升。
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公开(公告)号：CN117856865A
公开(公告)日：2024-04-09
申请号：CN202311798788.0
申请日：2023-12-25
Applicant: 西安空间无线电技术研究所
IPC: H04B7/185 , H04L1/00 , G06F30/337
Abstract: 本发明提供了一种适用于星载ASIC芯片开发的LDPC T1码编码资源优化方法，该中继终端星载ASIC芯片的LDPC T1码编码资源优化方法，包括：RAM读写控制模块、RAM调用模块、组帧模块、数据接收模块。RAM用于对接收模块处理后的待编码数据进行存储；RAM读写控制模块根据LDPC T1码指定码长和指定信息序列长度的编码需求产生对RAM的读写地址及读写使能信号；RAM调用模块根据目前状态对例化RAM进行调用，RAM大小为64b，输入输出数据位宽均为1位；组帧模块对RAM输出后的数据进行格式编排；针对以上RAM大小和数量，ASIC设计时采用底层寄存器搭建RAM的方式。
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公开(公告)号：CN115664584B
公开(公告)日：2024-04-09
申请号：CN202210877778.5
申请日：2022-07-25
Applicant: 西安空间无线电技术研究所
Abstract: 一种用于高速卫星链路的高能效LDPC译码器，采用了流水线长度更短资源利用效率更高的变量节点外信息计算电路，根据校验矩阵行重较大的特点，针对校验节点外信息计算过程，利用一种简化的最小、次小值计算电路，大幅减少了译码器实现所需的FPGA资源，有效降低了高速卫星链路LDPC译码器实现所需的成本和功耗。在译码迭代计算过程中，垂直运算部分使用一种复杂度更低的4输入变量节点外信息计算流水线处理电路；水平运算部分使用一种复杂度极低的最小、次小值近似计算电路。
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公开(公告)号：CN115242253A
公开(公告)日：2022-10-25
申请号：CN202210647311.1
申请日：2022-06-08
Applicant: 西安空间无线电技术研究所
Abstract: 一种基于SCL译码算法的局部贪心搜索极化码构造方法，包括1)给定初始约束条件；2)计算得到所有极化信道的可靠度，并按可靠度从高到底进行排序；3)在可靠的极化信道中放置信息比特，在不可靠的极化信道中放置冻结比特；4)在剩余的信道位置逐一地放置剩余的一个信息比特，然后进行译码，并逐一地记录下信息比特放置在各个位置的误码率；5)在误码率中找到最小值所对应的位置，作为所述步骤4)中的信息比特应该放置的位置，并放置该信息比特；6)重复步骤4)‑5)，完成构造选取过程。本发明解决了现有技术中极化码构造方法SCL译码性能差且构造复杂度高的不足。
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公开(公告)号：CN106571829B
公开(公告)日：2019-09-06
申请号：CN201610955524.5
申请日：2016-10-27
Applicant: 西安空间无线电技术研究所
Abstract: 本发明涉及一种基于FPGA的高速自适应DVB‑S2 LDPC译码器及译码方法：(1)矩阵变换，产生左矩阵为准循环结构，右矩阵为变换下三角双对角(RTS)子矩阵的新矩阵；(2)初始化RAM和迭代次数；(3)两部分矩阵分别完成变量节点信息更新及数据回写。(4)校验节点信息更新及回写，同时计算伴随式向量s，迭代次数iter加1；(5)若伴随式向量s＝0或达到最大迭代次数，转步骤(6)，否则，转步骤(3)继续下一轮迭代处理；(6)读出译码判决比特，输出译码码字。
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Patent Agency Ranking
公开(公告)号：CN103220122B
公开(公告)日：2015-12-23
申请号：CN201310108510.6
申请日：2013-03-29
Applicant: 西安空间无线电技术研究所
Abstract: 本发明涉及一种可变参数高速并行帧同步器，相关检测模块接收数据组合模块组合出的P种组合数据和帧头参数，按照帧头参数要求对P种组合数据分别进行相关检测运算得到P个峰值脉冲，输出给帧头位置指示模块，并根据容错参数指示出P个帧头位置信号，输出给前后方保护模块，该模块根据前后方保护参数产生出帧同步信号和同步锁定信号，并输出给输出模块产生最终的帧同步锁定信号、帧同步信号和与帧同步信号在时间上一致的经过数据组合模块组合的并行P路数据；该并行帧同步器具有吞吐量高，衔接性好，通用性强，硬件资源少，设计复杂性低等特点。
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公开(公告)号：CN116938258A
公开(公告)日：2023-10-24
申请号：CN202310620830.3
申请日：2023-05-29
Applicant: 西安空间无线电技术研究所
Abstract: 本发明公开了一种高编码增益的缩短LDPC译码方法及系统，其中，该方法包括：初始化信道接收对数似然比信息和校验节点向变量节点传递的外信息；以初始化得到的信道接收对数似然比信息和校验节点向变量节点传递的外信息为首次迭代输入，进行迭代译码计算，得到码字判决结果；将码字判决结果作为译码结果输出。本发明提高了译码的准确性和译码的收敛速度。
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公开(公告)号：CN113572481A
公开(公告)日：2021-10-29
申请号：CN202110579879.X
申请日：2021-05-26
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 本发明提出了一种基于FPGA的高速码率兼容DVB‑S2的LDPC编码器及编码方法，可以实现对DVB‑S2标准所有LDPC码的编码，且可对各种码率编码器的资源进行共享。另外，本发明通过改变编码器架构的并行度，来动态调整本发明DVB‑S2LDPC编码器的吞吐量，从而满足不同应用场景的需求。使用这个架构，在Xil inx xc4vsx55‑10ff1148FPGA上实现了一个五种码率兼容的DVB‑S2LDPC编码器，该编码器时延小，FPGA资源利用率高，编码吞吐量高，码率兼容LDPC编码器的总吞吐量高达4Gbps。
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公开(公告)号：CN106571829A
公开(公告)日：2017-04-19
申请号：CN201610955524.5
申请日：2016-10-27
Applicant: 西安空间无线电技术研究所
Abstract: 本发明涉及一种基于FPGA的高速自适应DVB‑S2 LDPC译码器及译码方法：(1)矩阵变换，产生左矩阵为准循环结构，右矩阵为变换下三角双对角(RTS)子矩阵的新矩阵；(2)初始化RAM和迭代次数；(3)两部分矩阵分别完成变量节点信息更新及数据回写。(4)校验节点信息更新及回写，同时计算伴随式向量s，迭代次数iter加1；(5)若伴随式向量s＝0或达到最大迭代次数，转步骤(6)，否则，转步骤(3)继续下一轮迭代处理；(6)读出译码判决比特，输出译码码字。
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公开(公告)号：CN105024704A
公开(公告)日：2015-11-04
申请号：CN201510422679.8
申请日：2015-07-17
Applicant: 西安空间无线电技术研究所
IPC: H03M13/11
Abstract: 一种低复杂度的列分层LDPC译码器实现方法，该方法在常规的LDPC分层译码基础上采用了高效的外信息压缩存储方法并且对损失的最小值和次小值进行补偿计算，译码过程中每个校验节点只需要存储外信息的最小值和次小值组成的信息二元组，有效减少了译码过程中译码器对外信息的存储资源需求量，并且大幅降低了压缩存储计算所需的比较及替换次数，该方法在降低存储和计算资源的同时能够保持优异的译码性能。
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