一种基于FPGA的高速自适应DVB-S2LDPC译码器及译码方法

    公开(公告)号:CN106571829B

    公开(公告)日:2019-09-06

    申请号:CN201610955524.5

    申请日:2016-10-27

    Abstract: 本发明涉及一种基于FPGA的高速自适应DVB‑S2 LDPC译码器及译码方法:(1)矩阵变换,产生左矩阵为准循环结构,右矩阵为变换下三角双对角(RTS)子矩阵的新矩阵;(2)初始化RAM和迭代次数;(3)两部分矩阵分别完成变量节点信息更新及数据回写。(4)校验节点信息更新及回写,同时计算伴随式向量s,迭代次数iter加1;(5)若伴随式向量s=0或达到最大迭代次数,转步骤(6),否则,转步骤(3)继续下一轮迭代处理;(6)读出译码判决比特,输出译码码字。

    一种用于构造围长12QC-LDPC码的确定性设计方法

    公开(公告)号:CN104202059A

    公开(公告)日:2014-12-10

    申请号:CN201410491041.5

    申请日:2014-09-23

    Abstract: 本发明公开了一种用于构造围长12 QC-LDPC码的确定性设计方法,包括步骤如下:确定维数为J×J指数矩阵E1,满足CPM尺寸为X时,二部图不含4环;利用指数矩阵E1,生成指数矩阵E2;利用E2和CPM的尺寸X,生成校验矩阵H2;H2对应于围长12(3,J)QC-LDPC码,码率为1-3/J、码长为J3X;利用指数矩阵E2和Mask矩阵,通过删除E2中的相应列和行,得到指数矩阵E3;利用E3和CPM的尺寸X,生成校验矩阵H3;H3对应于围长12(3,L)QC-LDPC码,码率为1-3/L、码长为JL2X,其中L为小于等于J的任意正整数。本发明实现了具有大围长和准循环结构的LDPC码。

    一种基于FPGA的高速自适应DVB‑S2 LDPC译码器及译码方法

    公开(公告)号:CN106571829A

    公开(公告)日:2017-04-19

    申请号:CN201610955524.5

    申请日:2016-10-27

    Abstract: 本发明涉及一种基于FPGA的高速自适应DVB‑S2 LDPC译码器及译码方法:(1)矩阵变换,产生左矩阵为准循环结构,右矩阵为变换下三角双对角(RTS)子矩阵的新矩阵;(2)初始化RAM和迭代次数;(3)两部分矩阵分别完成变量节点信息更新及数据回写。(4)校验节点信息更新及回写,同时计算伴随式向量s,迭代次数iter加1;(5)若伴随式向量s=0或达到最大迭代次数,转步骤(6),否则,转步骤(3)继续下一轮迭代处理;(6)读出译码判决比特,输出译码码字。

    一种低复杂度的列分层LDPC译码器实现方法

    公开(公告)号:CN105024704A

    公开(公告)日:2015-11-04

    申请号:CN201510422679.8

    申请日:2015-07-17

    Abstract: 一种低复杂度的列分层LDPC译码器实现方法,该方法在常规的LDPC分层译码基础上采用了高效的外信息压缩存储方法并且对损失的最小值和次小值进行补偿计算,译码过程中每个校验节点只需要存储外信息的最小值和次小值组成的信息二元组,有效减少了译码过程中译码器对外信息的存储资源需求量,并且大幅降低了压缩存储计算所需的比较及替换次数,该方法在降低存储和计算资源的同时能够保持优异的译码性能。

    一种低复杂度的列分层LDPC译码器实现方法

    公开(公告)号:CN105024704B

    公开(公告)日:2018-04-10

    申请号:CN201510422679.8

    申请日:2015-07-17

    Abstract: 一种低复杂度的列分层LDPC译码器实现方法,该方法在常规的LDPC分层译码基础上采用了高效的外信息压缩存储方法并且对损失的最小值和次小值进行补偿计算,译码过程中每个校验节点只需要存储外信息的最小值和次小值组成的信息二元组,有效减少了译码过程中译码器对外信息的存储资源需求量,并且大幅降低了压缩存储计算所需的比较及替换次数,该方法在降低存储和计算资源的同时能够保持优异的译码性能。

    一种用于构造围长12 QC‑LDPC码的确定性设计方法

    公开(公告)号:CN104202059B

    公开(公告)日:2017-05-10

    申请号:CN201410491041.5

    申请日:2014-09-23

    Abstract: 本发明公开了一种用于构造围长12QC‑LDPC码的确定性设计方法,包括步骤如下:确定维数为J×J指数矩阵E1,满足CPM尺寸为X时,二部图不含4环;利用指数矩阵E1,生成指数矩阵E2;利用E2和CPM的尺寸X,生成校验矩阵H2;H2对应于围长12(3,J)QC‑LDPC码,码率为1‑3/J、码长为J3X;利用指数矩阵E2和Mask矩阵,通过删除E2中的相应列和行,得到指数矩阵E3;利用E3和CPM的尺寸X,生成校验矩阵H3;H3对应于围长12(3,L)QC‑LDPC码,码率为1‑3/L、码长为JL2X,其中L为小于等于J的任意正整数。本发明实现了具有大围长和准循环结构的LDPC码。

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