一种天基异构多链路组网选择传输方法

    公开(公告)号:CN119697727A

    公开(公告)日:2025-03-25

    申请号:CN202411889023.2

    申请日:2024-12-20

    Abstract: 本发明提供了一种天基异构多链路组网选择传输方法,包括:步骤一,用户终端入网;步骤二,链路质量估计:用户终端及卫星周期统计通信收发信机收发数据量,结合链路负载及丢包率对每条发送链路通信质量进行估计;步骤三,链路选择;步骤四,链路切换:在业务通信中发送端通过链路状态利用累积和控制图技术决策通信链路切换,以保证始终以最优链路传输业务数据;步骤五,卫星协议转换:卫星通过地址映射进行各种通信链路帧到统一网络层数据包的协议转换,以IPv4统一承载业务数据包的路由实现多异构链路的铰链通信。本发明的方法在星上统一以IP承载数据实现异构终端组网,利用链路质量估计及控制图技术实现链路优选,提升卫星通信灵活性及效率。

    提高节点处理并行度的QC-LDPC译码器的实现方法

    公开(公告)号:CN103220003B

    公开(公告)日:2016-12-28

    申请号:CN201310108666.4

    申请日:2013-03-29

    Abstract: 本发明涉及提高节点处理并行度的QC-LDPC译码器的实现方法,译码器包括变量节点信息更新单元VNU,变量节点信息打包单元VP,校验节点信息更新单元CNU,校验节点信息打包单元CP,校验方程计算单元PCU,存储位宽均为(Qh)bits的存储块RAM_f和RAM_m,存储位宽为hbits的存储块RAM_c,本方法采用节点信息打包单元可以有效地实现存储器批量数据的同时读入和写出,解决存储器访问冲突问题。通过增加存储器每个地址单元中存储的数据个数,可以提高LDPC译码器处理单元的并行度,本发明QC-LDPC译码器的实现方法具有吞吐量高,硬件资源少,设计复杂性低等特点。

    一种用于高动态终端的跨星通信方法

    公开(公告)号:CN119652396A

    公开(公告)日:2025-03-18

    申请号:CN202411878467.6

    申请日:2024-12-19

    Abstract: 本发明公开了一种用于高动态终端的跨星通信方法,包括:卫星与终端和终端控制站实行双向通信;卫星将终端业务信息转发给终端控制站,卫星将终端控制站预置信息和信令信息转发给终端;根据预置信息和信令信息,终端动态地判断是否需要发起跨星切换;如需进行跨星切换,终端按照信令信息内容更改参数实现与目的卫星的通信,目的卫星将终端业务信息转发至终端控制站;同时,更新终端状态信息并发送至终端控制站,完成整个跨星通信过程。本发明在保证跨星通信连续、可靠的前提下,简化了跨星通信流程,并在上行链路采用自适应编码调制方式,实现了卫星组网场景下的高动态终端跨星快速切换与高效通信。

    一种高动态环境下卫星通信性能测试方法

    公开(公告)号:CN119582930A

    公开(公告)日:2025-03-07

    申请号:CN202411868811.3

    申请日:2024-12-18

    Abstract: 本申请涉及一种高动态环境下卫星通信性能测试方法,通过上下行链路测试阶段的分时自动循环切换设计,卫星处理器与终端间无需进行严格时间同步,规避了高动态环境下传输时延变化大导致的时间同步开销问题,无需新增控制指令,卫星与终端间的交互简单,便于移植;通过对双向链路帧格式进行特殊设计,实现前向链路状态信息、链路配置指令与返向链路性能测试的耦合传输,可在无测控信道辅助的情况下支持双向链路参数配置自适应调整,有效提升了远距离无线通信场景中系统测试效率及测试灵活性,充分满足高动态场景下卫星与运动终端间的双向通信链路测试需求。

    一种用于中继用户终端的参数化编码调制ASIC

    公开(公告)号:CN118368033A

    公开(公告)日:2024-07-19

    申请号:CN202410587682.4

    申请日:2024-05-13

    Abstract: 本申请涉及一种用于中继用户终端的参数化编码调制ASIC,实现中继用户终端编码调制器所要求的多种数据接收、信道编码、星座映射、成型滤波、工作模式控制和外围器件参数配置功能,实现了中继用户终端编码调制器的标准化,并显著提升了编码调制器的小型化、通用化能力,缩小了编码调制器的研制周期和研制成本。

    一种基于FPGA的多片高速DAC同步系统

    公开(公告)号:CN113708764A

    公开(公告)日:2021-11-26

    申请号:CN202110871509.3

    申请日:2021-07-30

    Abstract: 本发明公开了一种基于FPGA的多片高速DAC同步系统,包括:同步检测模块,用于对若干片高速DAC器件进行同步性检测,根据同步性检测结果,生成并输出复位使能信号;以及,生成并输出相位调整信号;DAC复位模块,用于复位信号RST的产生与相位调整;数据相位调整模块,用于根据相位调整信号对各高速DAC器件的输入数据进行相位调整;采样时钟产生模块,用于产生各高速DAC器件的采样时钟和FPGA的数据时钟;高速DAC器件,用于在相位调整后的复位信号的驱动下进行复位;以及,在采样时钟控制下,对相位调整后的输入数据进行数模转换后输出。本发明实现了多片高速DAC器件的快速同步,实时保证高速DAC器件对输入数据的正确采样。

    一种可变参数高速并行帧同步器

    公开(公告)号:CN103220122B

    公开(公告)日:2015-12-23

    申请号:CN201310108510.6

    申请日:2013-03-29

    Abstract: 本发明涉及一种可变参数高速并行帧同步器,相关检测模块接收数据组合模块组合出的P种组合数据和帧头参数,按照帧头参数要求对P种组合数据分别进行相关检测运算得到P个峰值脉冲,输出给帧头位置指示模块,并根据容错参数指示出P个帧头位置信号,输出给前后方保护模块,该模块根据前后方保护参数产生出帧同步信号和同步锁定信号,并输出给输出模块产生最终的帧同步锁定信号、帧同步信号和与帧同步信号在时间上一致的经过数据组合模块组合的并行P路数据;该并行帧同步器具有吞吐量高,衔接性好,通用性强,硬件资源少,设计复杂性低等特点。

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