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公开(公告)号：CN106920842A
公开(公告)日：2017-07-04
申请号：CN201710328752.4
申请日：2017-05-11
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/739
CPC classification number: H01L29/7394
Abstract: 本发明属于功率半导体技术领域，涉及一种具有载流子存储层的槽型SOI LIGBT。本发明相对于传统结构，具有以下几个特点：一、具有高浓度的载流子存储层，其在正向导通时起阻挡空穴的作用，使界面附近的空穴浓度增大，根据电中性原理，更多的电子注入漂移区，电导调制效应增强，进而降低器件的正向导通压降。同时，引入介质槽，在物理上阻挡空穴被阴极收集，起到进一步降低正向导通压降的作用，更重要的是，在正向阻断时起到辅助耗尽载流子存储层的作用，使得在高浓度载流子存储层的情况下器件保持高耐压；二、采用三栅结构，提高沟道密度；三、三栅结构与介质槽可以同时制作，无需额外的工艺步骤。
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公开(公告)号：CN103268890B
公开(公告)日：2015-08-19
申请号：CN201310202668.X
申请日：2013-05-28
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
Abstract: 一种具有结型场板的功率LDMOS器件，属于功率半导体器件技术领域。本发明在常规LDMOS器件的衬底中形成与衬底掺杂类型相反的埋层，在器件漂移区表面形成由PN结构成的结型场板。本发明利用结型场板中PN结电场分布调制器件表面电场，使器件表面电场分布更加均匀，能有效避免金属场板末端电场尖峰的不足，提高器件的击穿特性；反向阻断状态下，结型场板对漂移区有辅助耗尽作用，能大幅提高漂移区掺杂水平，降低器件导通电阻；同时，结型场板中PN结反向偏置时反向电流小，有利降低场板中的泄漏电流，衬底中的埋层能有效提高器件耐压特性。本发明的器件具有高压、低功耗、低成本与易集成的特点，适用于功率集成电路与射频功率集成电路。
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公开(公告)号：CN103325835B
公开(公告)日：2015-10-21
申请号：CN201310202568.7
申请日：2013-05-28
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L29/423
Abstract: 一种具有结型场板结构的SOI功率LDMOS器件，属于功率半导体器件技术领域。这种JFP SOI LDMOS器件采用PN结作为场板，并利用高K介质作为场板介质。一方面，结型场板的PN结电场调制器件表面电场，改善器件的电场分布，提高器件耐压；另一方面，在反向阻断状态时，结型场板辅助耗尽器件漂移区，使器件漂移区掺杂浓度大幅提高，从而降低导通电阻；高K介质用作场介质层，更有利于导通电阻和静态功耗的降低。与常规金属场板相比，结型场板技术还有效地避免了场板末端存在电场尖峰的缺陷；与多晶电阻场板相比，结型场板PN结势垒的存在能避免大的泄漏电流的产生。此外，本发明也与SOI CMOS电路具有很好的兼容性。
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公开(公告)号：CN102751199B
公开(公告)日：2014-12-17
申请号：CN201210226462.6
申请日：2012-07-03
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L21/336
Abstract: 本发明公开了一种槽型半导体功率器件的制造方法，涉及半导体功率器件技术领域，通过刻蚀槽、采用各向异性外延技术生长填充槽形成第二半导体区、在第二半导体区顶部局部刻蚀形成窄且高浓度的n或p柱、填充绝缘介质以及平坦化，之后采用外延横向过生长形成体区等关键工艺步骤,具有以下优点：避免了沟槽的填充及平坦化、槽栅制作及平坦化对已形成的体区、体接触区以及源区产生的不利影响；槽栅底部与体区下界面平齐或低于体区下界面，从而提高器件耐压；不需要复杂的掩模，避免了小角度注入工艺对沟道区的影响；避免采用多次外延注入的方式形成超结以及所带来得晶格缺陷；大大降低了导通电阻。
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公开(公告)号：CN106920842B
公开(公告)日：2023-03-28
申请号：CN201710328752.4
申请日：2017-05-11
Applicant: 电子科技大学 , 电子科技大学广东电子信息工程研究院
IPC: H01L29/739
Abstract: 本发明属于功率半导体技术领域，涉及一种具有载流子存储层的槽型SOI LIGBT。本发明相对于传统结构，具有以下几个特点：一、具有高浓度的载流子存储层，其在正向导通时起阻挡空穴的作用，使界面附近的空穴浓度增大，根据电中性原理，更多的电子注入漂移区，电导调制效应增强，进而降低器件的正向导通压降。同时，引入介质槽，在物理上阻挡空穴被阴极收集，起到进一步降低正向导通压降的作用，更重要的是，在正向阻断时起到辅助耗尽载流子存储层的作用，使得在高浓度载流子存储层的情况下器件保持高耐压；二、采用三栅结构，提高沟道密度；三、三栅结构与介质槽可以同时制作，无需额外的工艺步骤。
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Patent Agency Ranking
公开(公告)号：CN105047702B
公开(公告)日：2018-08-24
申请号：CN201510410157.6
申请日：2015-07-13
Applicant: 电子科技大学
Abstract: 本发明属于半导体技术，具体的说是涉及一种LDMOS器件的制造方法。本发明LDMOS器件制造方法的主要步骤为：在第二导电类型半导体衬底上表面生成第一导电类型半导体有源层；在第一导电类型半导体有源层上层注入离子形成介质隔离层，所述介质隔离层上表面的第一导电类型半导体有源层形成辅助半导体层；在辅助半导体层中注入第二导电类型半导体杂质；刻蚀辅助半导体层两端至介质隔离层表面形成第一有源区窗口和第二有源区窗口；在第一有源区窗口制造体区和生成源极金属，在第二有源区窗口制造漏接触区和生成漏极金属。本发明的有益效果为，可以保证延伸栅为单晶硅材料，避免多晶栅对于延伸栅器件电学性能的影响。
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公开(公告)号：CN105304693B
公开(公告)日：2018-07-10
申请号：CN201510408917.X
申请日：2015-07-13
Applicant: 电子科技大学
Abstract: 本发明属于半导体技术，具体的说是涉及一种LDMOS器件的制造方法。本发明LDMOS器件制造方法的主要步骤为：在第二导电类型半导体衬底上表面生成第一导电类型半导体有源层；在第一导电类型半导体有源层上层键合剥离形成介质隔离层，所述介质隔离层上表面的第一导电类型半导体有源层形成辅助半导体层；在辅助半导体层中注入第二导电类型半导体杂质；刻蚀辅助半导体层两端至介质隔离层表面形成第一有源区窗口和第二有源区窗口；在第一有源区窗口制造体区和生成源极金属，在第二有源区窗口制造漏接触区和生成漏极金属。本发明的有益效果为，可以保证延伸栅为单晶硅材料，避免多晶栅对于延伸栅器件电学性能的影响。
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公开(公告)号：CN105070760B
公开(公告)日：2017-12-19
申请号：CN201510556581.1
申请日：2015-09-06
Applicant: 电子科技大学
Abstract: 本发明属于功率半导体器件技术领域，涉及一种功率MOS器件。本发明包括具有高K介质延伸栅结构的元胞结构、漏延伸区和介质槽终端，且多个元胞结构并联排布，使得器件具有以下特点：兼顾VDMOS可并联产生大电流以及LDMOS易集成的优点；正向导通时，靠近高K介质一侧的漂移区产生多子积累层，形成连续的低阻通道，显著降低比导通电阻；反向耐压时，高K介质辅助耗尽漂移区，调制漂移区电场，可提高耐压并降低比导通电阻；介质槽终端可缩小器件尺寸，节约芯片面积。
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公开(公告)号：CN106684135A
公开(公告)日：2017-05-17
申请号：CN201710014266.5
申请日：2017-01-10
Applicant: 电子科技大学
IPC: H01L29/739 , H01L29/06 , H01L29/08
CPC classification number: H01L29/7394 , H01L29/0684 , H01L29/0808 , H01L29/0821
Abstract: 本发明属于功率半导体技术领域，具体涉及一种高可靠性的SOI‑LIGBT。本发明相比于传统的LIGBT，在P+集电区附近引入一个N+集电区和多晶硅电阻区，又在发射极端引入槽形发射电极。新器件可实现如MOSFET的耐压机理，其耐压值大小不随P+集电区掺杂浓度的变化而变化，可在较短的漂移区内实现较高耐压。新器件在开启时，槽形发射电极使空穴电流聚集在N+发射区底部效应减弱，空穴电流分布更均匀，有效增强新器件抗闩锁效应和短路能力。本发明的有益效果为，相对于传统LIGBT，本发明有高速度、低关断损耗的优良性能，同时具有大的FBSOA和SCSOA。
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公开(公告)号：CN106206679A
公开(公告)日：2016-12-07
申请号：CN201610786770.2
申请日：2016-08-31
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/739
Abstract: 本发明属于功率半导体器件技术领域，涉及一种逆导型IGBT。本发明的逆导型IGBT，其技术方案是：在N型高阻半导体材料表面形成P型区，所述P型区表面并列交替形成N型发射区和P型体接触区。在N型发射区中部形成贯穿P型区且底部与N型高阻半导体相接触的介质槽，由介质槽中的导电材料引出栅电极，形成槽栅结构；所述N型发射区和P型体接触区的共同引出端为发射极电极。在N型高阻半导体材料的背面，由连续交替变换的N型区和P型区形成集电区，所述N型和P型区的共同引出端为集电极。所述集电区的顶部引入电场截止区，电场截止区与集电区之间在器件纵向方向上有距离，电场截止区由沿器件横向方向连续交替变换的重掺杂N型区和轻掺杂P型区组成。
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