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公开(公告)号：CN105161420B
公开(公告)日：2017-10-13
申请号：CN201510410002.2
申请日：2015-07-13
Applicant: 电子科技大学
IPC: H01L21/336 , H01L29/04
Abstract: 本发明属于半导体技术，具体的说是涉及一种槽型横向MOSFET器件的制造方法。本发明的方法主要为：通过刻蚀深槽、倾斜离子注入、高温退火、外延等工艺步骤，使注入的离子与硅反应形成U型介质层，同时在介质层表面仍保留有单晶硅层，接着在单晶硅层表面通过外延技术得到用于器件制造的单晶硅半导体层，提供器件有源区的单晶硅层，实现了一种槽型横向半导体器件的工艺制造。本发明的工艺有以下优点：本发明可以在介质层薄膜上得到单晶硅材料，避免了多晶硅作为有源区带来的泄漏电流大、击穿电压低以及工艺重复性差等不足。
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公开(公告)号：CN105161420A
公开(公告)日：2015-12-16
申请号：CN201510410002.2
申请日：2015-07-13
Applicant: 电子科技大学
IPC: H01L21/336 , H01L29/04
CPC classification number: H01L29/66704 , H01L29/04
Abstract: 本发明属于半导体技术，具体的说是涉及一种槽型横向MOSFET器件的制造方法。本发明的方法主要为：通过刻蚀深槽、倾斜离子注入、高温退火、外延等工艺步骤，使注入的离子与硅反应形成U型介质层，同时在介质层表面仍保留有单晶硅层，接着在单晶硅层表面通过外延技术得到用于器件制造的单晶硅半导体层，提供器件有源区的单晶硅层，实现了一种槽型横向半导体器件的工艺制造。本发明的工艺有以下优点：本发明可以在介质层薄膜上得到单晶硅材料，避免了多晶硅作为有源区带来的泄漏电流大、击穿电压低以及工艺重复性差等不足。
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公开(公告)号：CN105070760A
公开(公告)日：2015-11-18
申请号：CN201510556581.1
申请日：2015-09-06
Applicant: 电子科技大学
CPC classification number: H01L29/7833 , H01L29/0603 , H01L29/0688 , H01L29/0696 , H01L29/7831
Abstract: 本发明属于功率半导体器件技术领域，涉及一种功率MOS器件。本发明包括具有高K介质延伸栅结构的元胞结构、漏延伸区和介质槽终端，且多个元胞结构并联排布，使得器件具有以下特点：兼顾VDMOS可并联产生大电流以及LDMOS易集成的优点；正向导通时，靠近高K介质一侧的漂移区产生多子积累层，形成连续的低阻通道，显著降低比导通电阻；反向耐压时，高K介质辅助耗尽漂移区，调制漂移区电场，可提高耐压并降低比导通电阻；介质槽终端可缩小器件尺寸，节约芯片面积。
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公开(公告)号：CN104465778A
公开(公告)日：2015-03-25
申请号：CN201410834588.0
申请日：2014-12-29
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/78 , H01L29/06 , H01L29/4236
Abstract: 本发明属于功率半导体技术领域，特别涉及一种槽型MOS功率器件。本发明的槽型功率MOS器件具有槽栅结构和槽源结构，不仅保持功率VDMOS可并联产生大电流和元胞尺寸小的特点，而且兼具可集成的优点。在反向耐压状态下，槽栅结构和槽源结构辅助耗尽漂移区，可以显著提高漂移区的掺杂浓度，降低器件导通电阻；在正向导通状态下，漂移区中靠近槽栅结构一侧形成高浓度的多子积累层，进一步降低导通电阻。本发明尤其适用于槽型MOS功率器件。
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公开(公告)号：CN105047702A
公开(公告)日：2015-11-11
申请号：CN201510410157.6
申请日：2015-07-13
Applicant: 电子科技大学
CPC classification number: H01L29/66681 , H01L29/401 , H01L29/42356 , H01L29/42364
Abstract: 本发明属于半导体技术，具体的说是涉及一种LDMOS器件的制造方法。本发明LDMOS器件制造方法的主要步骤为：在第二导电类型半导体衬底上表面生成第一导电类型半导体有源层；在第一导电类型半导体有源层上层注入离子形成介质隔离层，所述介质隔离层上表面的第一导电类型半导体有源层形成辅助半导体层；在辅助半导体层中注入第二导电类型半导体杂质；刻蚀辅助半导体层两端至介质隔离层表面形成第一有源区窗口和第二有源区窗口；在第一有源区窗口制造体区和生成源极金属，在第二有源区窗口制造漏接触区和生成漏极金属。本发明的有益效果为，可以保证延伸栅为单晶硅材料，避免多晶栅对于延伸栅器件电学性能的影响。
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Patent Agency Ranking
公开(公告)号：CN106024858B
公开(公告)日：2018-10-26
申请号：CN201610333480.2
申请日：2016-05-19
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/10 , H01L29/423 , H01L29/78
Abstract: 本发明属于半导体技术领域，具体涉及一种具有三栅结构的HK SOI LDMOS器件。本发明具有以下几个特点：一、具有三个分离的栅结构，包括一个平面栅和两个沟槽栅，在开态时，三栅结构可以形成包括横向和纵向在内的多个沟道，增大沟道密度，提高电流，降低比导通电阻；二、从靠近半导体体区的漂移区内嵌入高K介质，其与漂移区在纵向上交替排列，开态时在靠近高K的漂移区侧壁形成电子积累层，提供低阻通道，降低比导通电阻，关态时高K介质辅助耗尽漂移区，提高漂移区掺杂，并改善电场，进一步降低比导通电阻并提高耐压；三、采用SOI结构，提高纵向耐压，减小泄漏电流，消除闩锁效应。
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公开(公告)号：CN106024858A
公开(公告)日：2016-10-12
申请号：CN201610333480.2
申请日：2016-05-19
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/10 , H01L29/423 , H01L29/78
CPC classification number: H01L29/7825 , H01L29/0684 , H01L29/1037 , H01L29/4236 , H01L29/7824 , H01L29/7831
Abstract: 本发明属于半导体技术领域，具体涉及一种具有三栅结构的HK SOI LDMOS器件。本发明具有以下几个特点：一、具有三个分离的栅结构，包括一个平面栅和两个沟槽栅，在开态时，三栅结构可以形成包括横向和纵向在内的多个沟道，增大沟道密度，提高电流，降低比导通电阻；二、从靠近半导体体区的漂移区内嵌入高K介质，其与漂移区在纵向上交替排列，开态时在靠近高K的漂移区侧壁形成电子积累层，提供低阻通道，降低比导通电阻，关态时高K介质辅助耗尽漂移区，提高漂移区掺杂，并改善电场，进一步降低比导通电阻并提高耐压；三、采用SOI结构，提高纵向耐压，减小泄漏电流，消除闩锁效应。
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公开(公告)号：CN105047702B
公开(公告)日：2018-08-24
申请号：CN201510410157.6
申请日：2015-07-13
Applicant: 电子科技大学
Abstract: 本发明属于半导体技术，具体的说是涉及一种LDMOS器件的制造方法。本发明LDMOS器件制造方法的主要步骤为：在第二导电类型半导体衬底上表面生成第一导电类型半导体有源层；在第一导电类型半导体有源层上层注入离子形成介质隔离层，所述介质隔离层上表面的第一导电类型半导体有源层形成辅助半导体层；在辅助半导体层中注入第二导电类型半导体杂质；刻蚀辅助半导体层两端至介质隔离层表面形成第一有源区窗口和第二有源区窗口；在第一有源区窗口制造体区和生成源极金属，在第二有源区窗口制造漏接触区和生成漏极金属。本发明的有益效果为，可以保证延伸栅为单晶硅材料，避免多晶栅对于延伸栅器件电学性能的影响。
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公开(公告)号：CN105304693B
公开(公告)日：2018-07-10
申请号：CN201510408917.X
申请日：2015-07-13
Applicant: 电子科技大学
Abstract: 本发明属于半导体技术，具体的说是涉及一种LDMOS器件的制造方法。本发明LDMOS器件制造方法的主要步骤为：在第二导电类型半导体衬底上表面生成第一导电类型半导体有源层；在第一导电类型半导体有源层上层键合剥离形成介质隔离层，所述介质隔离层上表面的第一导电类型半导体有源层形成辅助半导体层；在辅助半导体层中注入第二导电类型半导体杂质；刻蚀辅助半导体层两端至介质隔离层表面形成第一有源区窗口和第二有源区窗口；在第一有源区窗口制造体区和生成源极金属，在第二有源区窗口制造漏接触区和生成漏极金属。本发明的有益效果为，可以保证延伸栅为单晶硅材料，避免多晶栅对于延伸栅器件电学性能的影响。
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公开(公告)号：CN105070760B
公开(公告)日：2017-12-19
申请号：CN201510556581.1
申请日：2015-09-06
Applicant: 电子科技大学
Abstract: 本发明属于功率半导体器件技术领域，涉及一种功率MOS器件。本发明包括具有高K介质延伸栅结构的元胞结构、漏延伸区和介质槽终端，且多个元胞结构并联排布，使得器件具有以下特点：兼顾VDMOS可并联产生大电流以及LDMOS易集成的优点；正向导通时，靠近高K介质一侧的漂移区产生多子积累层，形成连续的低阻通道，显著降低比导通电阻；反向耐压时，高K介质辅助耗尽漂移区，调制漂移区电场，可提高耐压并降低比导通电阻；介质槽终端可缩小器件尺寸，节约芯片面积。
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