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公开(公告)号：CN106024897B
公开(公告)日：2018-08-24
申请号：CN201610554363.9
申请日：2016-07-14
Applicant: 电子科技大学
IPC: H01L29/78
CPC classification number: H01L29/7816 , H01L29/063 , H01L29/0653 , H01L29/0696 , H01L29/0847 , H01L29/0878 , H01L29/0882 , H01L29/0886 , H01L29/404 , H01L29/407 , H01L29/4238 , H01L29/7825 , H01L29/7831 , H01L29/7835
Abstract: 本发明属于功率半导体器件领域，涉及一种基于体硅技术的横向三栅功率LDMOS。本发明主要特点为：具有三栅结构和可以与源或栅或外加电极电气相连的第二导电材料。本发明主要优势如下：三栅结构增加了沟道密度，降低了沟道电阻，从而使比导通电阻下降；第二导电材料可以自由选择电极，当于栅电极相接时，在正向时，在第二凹槽的侧面及底面形成电子积累面，形成的多维低阻通道，使比导通电阻大为降低，在反向时，可以辅助耗尽漂移区，增加器件的漂移区掺杂浓度，使器件的比导通电阻降低；当与源电极相接时，减小了栅漏交叠，降低了器件的栅漏电容，从而减小了开关损耗；当与外加电极电气相连时，能够达到多种效果。
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公开(公告)号：CN105336738A
公开(公告)日：2016-02-17
申请号：CN201510937715.4
申请日：2015-12-15
Applicant: 电子科技大学
IPC: H01L27/082
CPC classification number: H01L27/0823
Abstract: 本发明属于半导体技术领域，具体的说涉及一种SA-LIGBT。本发明的主要方案为，本发明中的N型阱区内部有沿器件横向方向平行的P+阳极区和N+阳极区，且P+阳极区和N+阳极区沿器件纵向方向为分段式结构；同时，P+阳极区和N+阳极区下方接触有P型埋层，因此所形成的阳极具有两个电子阻挡层即P型埋层和P+阳极区。在器件正向导通初期处于单极模式时，两个电子阻挡层可以阻碍从阴极发射过来的电子被N+阳极区收集，从而增大单极模式下P+阳极区和P型第一埋层与N型阱区或者N型高阻区构成的PN结的正向压降，使器件在较小的单极电流下就能进入双极模式，从而抑制snapback现象的出现。本发明的有益效果为，能有效抑制snapback现象，同时还能够提升器件的关态特性。
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公开(公告)号：CN105070760A
公开(公告)日：2015-11-18
申请号：CN201510556581.1
申请日：2015-09-06
Applicant: 电子科技大学
CPC classification number: H01L29/7833 , H01L29/0603 , H01L29/0688 , H01L29/0696 , H01L29/7831
Abstract: 本发明属于功率半导体器件技术领域，涉及一种功率MOS器件。本发明包括具有高K介质延伸栅结构的元胞结构、漏延伸区和介质槽终端，且多个元胞结构并联排布，使得器件具有以下特点：兼顾VDMOS可并联产生大电流以及LDMOS易集成的优点；正向导通时，靠近高K介质一侧的漂移区产生多子积累层，形成连续的低阻通道，显著降低比导通电阻；反向耐压时，高K介质辅助耗尽漂移区，调制漂移区电场，可提高耐压并降低比导通电阻；介质槽终端可缩小器件尺寸，节约芯片面积。
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公开(公告)号：CN105810739A
公开(公告)日：2016-07-27
申请号：CN201610155953.4
申请日：2016-03-18
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/7825 , H01L29/0692 , H01L29/4236 , H01L29/7816 , H01L29/7831
Abstract: 本发明属于半导体功率器件技术领域，涉及一种横向SOI功率LDMOS。与现有结构相比，本发明主要特点为具有三栅结构和分离栅结构。三栅结构增加了沟道长度，调制了体内电流分布，从而减小了导通电阻；凹槽形成的分离栅结构减小了栅漏交叠，降低了器件的栅漏电容，从而减小了开关损耗；凹槽形成的分离栅结构辅助耗尽漂移区，使得漂移区的掺杂浓度提高，从而减小器件的导通电阻(导通损耗)。
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公开(公告)号：CN105789314A
公开(公告)日：2016-07-20
申请号：CN201610156053.1
申请日：2016-03-18
Applicant: 电子科技大学
CPC classification number: H01L29/7825 , H01L29/0692 , H01L29/7816
Abstract: 本发明属于半导体功率器件技术领域，涉及一种横向SOI功率LDMOS。与现有结构相比，本发明的功率LDMOS具有三维栅极结构，栅极延伸至漂移区的槽栅场板部分与漂移区的之间的氧化层厚度从栅极到漏端逐渐变化。在正向导通状态下，槽栅形成侧面沟道，显著降低器件沟道电阻；在位于漂移区部分形成电子积累层，构成电流低阻通道，显著降低器件漂移区电阻；两方面都降低器件的比导通电阻。正向阻断状态，延伸至漂移区的槽栅场板部分，对漂移区有耗尽作用，提高漂移区浓度，使得器件的漂移区电阻降低。由于开态电流大部分流经电荷积累层，本发明的比导通电阻几乎不受漂移区掺杂浓度影响，有效缓解了器件的比导通电阻Ron,sp与耐压BV之间2.5次方的矛盾关系。
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Patent Agency Ranking
公开(公告)号：CN105047702A
公开(公告)日：2015-11-11
申请号：CN201510410157.6
申请日：2015-07-13
Applicant: 电子科技大学
CPC classification number: H01L29/66681 , H01L29/401 , H01L29/42356 , H01L29/42364
Abstract: 本发明属于半导体技术，具体的说是涉及一种LDMOS器件的制造方法。本发明LDMOS器件制造方法的主要步骤为：在第二导电类型半导体衬底上表面生成第一导电类型半导体有源层；在第一导电类型半导体有源层上层注入离子形成介质隔离层，所述介质隔离层上表面的第一导电类型半导体有源层形成辅助半导体层；在辅助半导体层中注入第二导电类型半导体杂质；刻蚀辅助半导体层两端至介质隔离层表面形成第一有源区窗口和第二有源区窗口；在第一有源区窗口制造体区和生成源极金属，在第二有源区窗口制造漏接触区和生成漏极金属。本发明的有益效果为，可以保证延伸栅为单晶硅材料，避免多晶栅对于延伸栅器件电学性能的影响。
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公开(公告)号：CN105633137B
公开(公告)日：2019-02-01
申请号：CN201610015326.0
申请日：2016-01-08
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/78
Abstract: 本发明属于功率半导体技术领域，特别涉及一种槽栅功率MOSFET器件。本发明有以下特点：一、采用横向重掺杂半导体漏区和纵向漏延伸区，从而使器件同时具有VDMOS可并联产生大电流和LDMOS易集成的优点；二、采用分段沟槽栅结构，可以提高沟道密度，节省器件尺寸，从而降低器件的比导通电阻；三、通过半导体体区与横向漂移区形成RESURF结构，可以改善器件的表面电场，提高横向漂移区掺杂浓度，导通状态下，横向漂移区形成低阻通道，显著降低器件的功耗。
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公开(公告)号：CN105336738B
公开(公告)日：2018-03-20
申请号：CN201510937715.4
申请日：2015-12-15
Applicant: 电子科技大学
IPC: H01L27/082
Abstract: 本发明属于半导体技术领域，具体的说涉及一种SA‑LIGBT。本发明的主要方案为，本发明中的N型阱区内部有沿器件横向方向平行的P+阳极区和N+阳极区，且P+阳极区和N+阳极区沿器件纵向方向为分段式结构；同时，P+阳极区和N+阳极区下方接触有P型埋层，因此所形成的阳极具有两个电子阻挡层即P型埋层和P+阳极区。在器件正向导通初期处于单极模式时，两个电子阻挡层可以阻碍从阴极发射过来的电子被N+阳极区收集，从而增大单极模式下P+阳极区和P型第一埋层与N型阱区或者N型高阻区构成的PN结的正向压降，使器件在较小的单极电流下就能进入双极模式，从而抑制snapback现象的出现。本发明的有益效果为，能有效抑制snapback现象，同时还能够提升器件的关态特性。
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公开(公告)号：CN104465778A
公开(公告)日：2015-03-25
申请号：CN201410834588.0
申请日：2014-12-29
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/78 , H01L29/06 , H01L29/4236
Abstract: 本发明属于功率半导体技术领域，特别涉及一种槽型MOS功率器件。本发明的槽型功率MOS器件具有槽栅结构和槽源结构，不仅保持功率VDMOS可并联产生大电流和元胞尺寸小的特点，而且兼具可集成的优点。在反向耐压状态下，槽栅结构和槽源结构辅助耗尽漂移区，可以显著提高漂移区的掺杂浓度，降低器件导通电阻；在正向导通状态下，漂移区中靠近槽栅结构一侧形成高浓度的多子积累层，进一步降低导通电阻。本发明尤其适用于槽型MOS功率器件。
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公开(公告)号：CN105047702B
公开(公告)日：2018-08-24
申请号：CN201510410157.6
申请日：2015-07-13
Applicant: 电子科技大学
Abstract: 本发明属于半导体技术，具体的说是涉及一种LDMOS器件的制造方法。本发明LDMOS器件制造方法的主要步骤为：在第二导电类型半导体衬底上表面生成第一导电类型半导体有源层；在第一导电类型半导体有源层上层注入离子形成介质隔离层，所述介质隔离层上表面的第一导电类型半导体有源层形成辅助半导体层；在辅助半导体层中注入第二导电类型半导体杂质；刻蚀辅助半导体层两端至介质隔离层表面形成第一有源区窗口和第二有源区窗口；在第一有源区窗口制造体区和生成源极金属，在第二有源区窗口制造漏接触区和生成漏极金属。本发明的有益效果为，可以保证延伸栅为单晶硅材料，避免多晶栅对于延伸栅器件电学性能的影响。
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