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公开(公告)号：CN106024897B
公开(公告)日：2018-08-24
申请号：CN201610554363.9
申请日：2016-07-14
Applicant: 电子科技大学
IPC: H01L29/78
CPC classification number: H01L29/7816 , H01L29/063 , H01L29/0653 , H01L29/0696 , H01L29/0847 , H01L29/0878 , H01L29/0882 , H01L29/0886 , H01L29/404 , H01L29/407 , H01L29/4238 , H01L29/7825 , H01L29/7831 , H01L29/7835
Abstract: 本发明属于功率半导体器件领域，涉及一种基于体硅技术的横向三栅功率LDMOS。本发明主要特点为：具有三栅结构和可以与源或栅或外加电极电气相连的第二导电材料。本发明主要优势如下：三栅结构增加了沟道密度，降低了沟道电阻，从而使比导通电阻下降；第二导电材料可以自由选择电极，当于栅电极相接时，在正向时，在第二凹槽的侧面及底面形成电子积累面，形成的多维低阻通道，使比导通电阻大为降低，在反向时，可以辅助耗尽漂移区，增加器件的漂移区掺杂浓度，使器件的比导通电阻降低；当与源电极相接时，减小了栅漏交叠，降低了器件的栅漏电容，从而减小了开关损耗；当与外加电极电气相连时，能够达到多种效果。
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公开(公告)号：CN106024858B
公开(公告)日：2018-10-26
申请号：CN201610333480.2
申请日：2016-05-19
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/10 , H01L29/423 , H01L29/78
Abstract: 本发明属于半导体技术领域，具体涉及一种具有三栅结构的HK SOI LDMOS器件。本发明具有以下几个特点：一、具有三个分离的栅结构，包括一个平面栅和两个沟槽栅，在开态时，三栅结构可以形成包括横向和纵向在内的多个沟道，增大沟道密度，提高电流，降低比导通电阻；二、从靠近半导体体区的漂移区内嵌入高K介质，其与漂移区在纵向上交替排列，开态时在靠近高K的漂移区侧壁形成电子积累层，提供低阻通道，降低比导通电阻，关态时高K介质辅助耗尽漂移区，提高漂移区掺杂，并改善电场，进一步降低比导通电阻并提高耐压；三、采用SOI结构，提高纵向耐压，减小泄漏电流，消除闩锁效应。
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公开(公告)号：CN106024858A
公开(公告)日：2016-10-12
申请号：CN201610333480.2
申请日：2016-05-19
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/10 , H01L29/423 , H01L29/78
CPC classification number: H01L29/7825 , H01L29/0684 , H01L29/1037 , H01L29/4236 , H01L29/7824 , H01L29/7831
Abstract: 本发明属于半导体技术领域，具体涉及一种具有三栅结构的HK SOI LDMOS器件。本发明具有以下几个特点：一、具有三个分离的栅结构，包括一个平面栅和两个沟槽栅，在开态时，三栅结构可以形成包括横向和纵向在内的多个沟道，增大沟道密度，提高电流，降低比导通电阻；二、从靠近半导体体区的漂移区内嵌入高K介质，其与漂移区在纵向上交替排列，开态时在靠近高K的漂移区侧壁形成电子积累层，提供低阻通道，降低比导通电阻，关态时高K介质辅助耗尽漂移区，提高漂移区掺杂，并改善电场，进一步降低比导通电阻并提高耐压；三、采用SOI结构，提高纵向耐压，减小泄漏电流，消除闩锁效应。
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公开(公告)号：CN105633137B
公开(公告)日：2019-02-01
申请号：CN201610015326.0
申请日：2016-01-08
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/78
Abstract: 本发明属于功率半导体技术领域，特别涉及一种槽栅功率MOSFET器件。本发明有以下特点：一、采用横向重掺杂半导体漏区和纵向漏延伸区，从而使器件同时具有VDMOS可并联产生大电流和LDMOS易集成的优点；二、采用分段沟槽栅结构，可以提高沟道密度，节省器件尺寸，从而降低器件的比导通电阻；三、通过半导体体区与横向漂移区形成RESURF结构，可以改善器件的表面电场，提高横向漂移区掺杂浓度，导通状态下，横向漂移区形成低阻通道，显著降低器件的功耗。
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Patent Agency Ranking
公开(公告)号：CN104465778A
公开(公告)日：2015-03-25
申请号：CN201410834588.0
申请日：2014-12-29
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/06 , H01L29/423
CPC classification number: H01L29/78 , H01L29/06 , H01L29/4236
Abstract: 本发明属于功率半导体技术领域，特别涉及一种槽型MOS功率器件。本发明的槽型功率MOS器件具有槽栅结构和槽源结构，不仅保持功率VDMOS可并联产生大电流和元胞尺寸小的特点，而且兼具可集成的优点。在反向耐压状态下，槽栅结构和槽源结构辅助耗尽漂移区，可以显著提高漂移区的掺杂浓度，降低器件导通电阻；在正向导通状态下，漂移区中靠近槽栅结构一侧形成高浓度的多子积累层，进一步降低导通电阻。本发明尤其适用于槽型MOS功率器件。
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公开(公告)号：CN105304693B
公开(公告)日：2018-07-10
申请号：CN201510408917.X
申请日：2015-07-13
Applicant: 电子科技大学
Abstract: 本发明属于半导体技术，具体的说是涉及一种LDMOS器件的制造方法。本发明LDMOS器件制造方法的主要步骤为：在第二导电类型半导体衬底上表面生成第一导电类型半导体有源层；在第一导电类型半导体有源层上层键合剥离形成介质隔离层，所述介质隔离层上表面的第一导电类型半导体有源层形成辅助半导体层；在辅助半导体层中注入第二导电类型半导体杂质；刻蚀辅助半导体层两端至介质隔离层表面形成第一有源区窗口和第二有源区窗口；在第一有源区窗口制造体区和生成源极金属，在第二有源区窗口制造漏接触区和生成漏极金属。本发明的有益效果为，可以保证延伸栅为单晶硅材料，避免多晶栅对于延伸栅器件电学性能的影响。
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公开(公告)号：CN106024897A
公开(公告)日：2016-10-12
申请号：CN201610554363.9
申请日：2016-07-14
Applicant: 电子科技大学
IPC: H01L29/78
CPC classification number: H01L29/7816 , H01L29/063 , H01L29/0653 , H01L29/0696 , H01L29/0847 , H01L29/0878 , H01L29/0882 , H01L29/0886 , H01L29/404 , H01L29/407 , H01L29/4238 , H01L29/7825 , H01L29/7831 , H01L29/7835
Abstract: 本发明属于功率半导体器件领域，涉及一种基于体硅技术的横向三栅功率LDMOS。本发明主要特点为：具有三栅结构和可以与源或栅或外加电极电气相连的第二导电材料。本发明主要优势如下：三栅结构增加了沟道密度，降低了沟道电阻，从而使比导通电阻下降；第二导电材料可以自由选择电极，当于栅电极相接时，在正向时，在第二凹槽的侧面及底面形成电子积累面，形成的多维低阻通道，使比导通电阻大为降低，在反向时，可以辅助耗尽漂移区，增加器件的漂移区掺杂浓度，使器件的比导通电阻降低；当与源电极相接时，减小了栅漏交叠，降低了器件的栅漏电容，从而减小了开关损耗；当与外加电极电气相连时，能够达到多种效果。
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公开(公告)号：CN105633137A
公开(公告)日：2016-06-01
申请号：CN201610015326.0
申请日：2016-01-08
Applicant: 电子科技大学
IPC: H01L29/423 , H01L29/78
CPC classification number: H01L29/7801 , H01L29/4236
Abstract: 本发明属于功率半导体技术领域，特别涉及一种槽栅功率MOSFET器件。本发明有以下特点：一、采用横向重掺杂半导体漏区和纵向漏延伸区，从而使器件同时具有VDMOS可并联产生大电流和LDMOS易集成的优点；二、采用分段沟槽栅结构，可以提高沟道密度，节省器件尺寸，从而降低器件的比导通电阻；三、通过半导体体区与横向漂移区形成RESURF结构，可以改善器件的表面电场，提高横向漂移区掺杂浓度，导通状态下，横向漂移区形成低阻通道，显著降低器件的功耗。
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公开(公告)号：CN105304693A
公开(公告)日：2016-02-03
申请号：CN201510408917.X
申请日：2015-07-13
Applicant: 电子科技大学
CPC classification number: H01L29/66681 , H01L29/401 , H01L29/42356 , H01L29/42364
Abstract: 本发明属于半导体技术，具体的说是涉及一种LDMOS器件的制造方法。本发明LDMOS器件制造方法的主要步骤为：在第二导电类型半导体衬底上表面生成第一导电类型半导体有源层；在第一导电类型半导体有源层上层键合剥离形成介质隔离层，所述介质隔离层上表面的第一导电类型半导体有源层形成辅助半导体层；在辅助半导体层中注入第二导电类型半导体杂质；刻蚀辅助半导体层两端至介质隔离层表面形成第一有源区窗口和第二有源区窗口；在第一有源区窗口制造体区和生成源极金属，在第二有源区窗口制造漏接触区和生成漏极金属。本发明的有益效果为，可以保证延伸栅为单晶硅材料，避免多晶栅对于延伸栅器件电学性能的影响。
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