公开(公告)号：CN101207120A

公开(公告)日：2008-06-25

申请号：CN200710186825.7

申请日：2007-11-22

Applicant: 株式会社瑞萨科技

Inventor： 小松成亘 ,  长田健一 ,  山冈雅 ,  石桥孝一郎

IPC: H01L27/02 ,  H01L27/12 ,  H03K19/0948 ,  G11C11/417

CPC classification number: H01L27/092 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/1203 ,  H03K19/0027 ,  H03K19/00315

Abstract: 本发明提供一种半导体集成电路及其制造方法。既能实现高制造成品率又能以小的开销补偿MOS晶体管的阈值电压的标准离差。半导体集成电路(Chip)，包含在有源模式期间处理输入信号In的CMOS电路(Core)、控制开关(Cnt_SW)、以及控制存储器(Cnt_MM)。控制开关(Cnt_SW)，分别向CMOS电路的PMOS(Qp1)的N阱(N_Well)和NMOS(Qn1)的P阱(P_Well)供给PMOS衬底偏压(Vbp)和NMOS衬底偏压(Vbn)。控制存储器(Cnt_MM)存储指示至少在上述有源模式期间是否从上述控制开关分别向上述CMOS电路的上述PMOS的上述N阱和上述NMOS的上述P阱供给上述PMOS衬底偏压和上述NMOS衬底偏压的控制信息(Cnt_Sg)。

公开(公告)号：CN101206919A

公开(公告)日：2008-06-25

申请号：CN200710186826.1

申请日：2007-11-22

Applicant: 株式会社瑞萨科技

Inventor： 山冈雅 ,  长田健一 ,  小松成亘

IPC: G11C11/417 ,  H03K19/0948 ,  H01L27/02

CPC classification number: G11C11/417

Abstract: 一种半导体集成电路及其制造方法，其可以实现较高的制造成品率，并且补偿CMOS型SRAM的MOS晶体管的阈值电压的标准离差。在SRAM的信息保存工作和写入工作和读出工作的任一有源模式下，对SRAM存储单元的MOS晶体管的衬底(阱)施加衬底偏压(Vbp、Vbn)。首先，测定SRAM的PMOS和NMOS的晶体管的阈值电压。根据测定结果，编程控制存储器(Cnt_MM1、2)的控制信息(Cnt_Sg1、2)。利用程序调整衬底偏压(Vbp、Vbn)的电平，CMOS型SRAM的MOS晶体管的阈值电压的标准离差被控制在规定的误差范围内。相对于施加给MOS晶体管的源极的工作电压，对MOS晶体管的衬底施加反偏置、或者极弱正偏置的衬底偏压。