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公开(公告)号：CN101180683A
公开(公告)日：2008-05-14
申请号：CN200580049865.6
申请日：2005-09-21
Applicant: 株式会社瑞萨科技
IPC: G11C13/00 , H01L45/00 , H01L27/105
CPC classification number: G11C13/004 , G11C7/04 , G11C13/0004 , G11C13/0069 , G11C2013/0054 , G11C2013/0092 , G11C2213/79
Abstract: 例如在使相变元件变为结晶状态的置位动作(SET)时，对相变元件首先施加为了把元件熔化所需要的电压(Vreset)的脉冲后，接着施加比电压(Vreset)还低的、用于使元件结晶所需要的电压(Vset)的脉冲。然后，使该电压(Vset)的大小依存于外界温度而变化，越变得高温(TH)则电压(Vset)的大小越小。据此，置位动作和使元件变为非晶状态的复位动作(RESET)之间的写入动作容限提高。
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公开(公告)号：CN100369254C
公开(公告)日：2008-02-13
申请号：CN03159867.6
申请日：2003-09-26
Applicant: 株式会社瑞萨科技
IPC: H01L27/04
CPC classification number: H01L23/5286 , H01L2224/05571 , H01L2224/05573 , H01L2224/056 , H01L2224/16225 , H01L2224/32225 , H01L2224/45144 , H01L2224/73204 , H01L2924/3011 , H01L2924/00 , H01L2924/00014
Abstract: 一种半导体集成电路器件，包含：方形平面的半导体衬底；在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；在半导体衬底的主表面上对应多个焊点设置的多个输入/输出单元；在半导体衬底的主表面上比多个输入/输出单元更靠内侧设置的内电路制作区；以及为内电路制作区供电的内电路电源布线，所述电源布线比多个输入/输出单元更靠内侧设置，其中多个输入/输出单元分别包含信号单元和内电路的供电单元，其中多个焊点包含：信号端，分别对应于信号单元设置并与之电连接；内电路供电端，分别对应于供电单元设置并与供电单元和电源布线电连接，以及其中供电端设在比信号端更靠近电源布线处。
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公开(公告)号：CN101180683B
公开(公告)日：2010-05-26
申请号：CN200580049865.6
申请日：2005-09-21
Applicant: 株式会社瑞萨科技
IPC: G11C13/00 , H01L45/00 , H01L27/105
CPC classification number: G11C13/004 , G11C7/04 , G11C13/0004 , G11C13/0069 , G11C2013/0054 , G11C2013/0092 , G11C2213/79
Abstract: 例如在使相变元件变为结晶状态的置位动作(SET)时，对相变元件首先施加为了把元件熔化所需要的电压(Vreset)的脉冲后，接着施加比电压(Vreset)还低的、用于使元件结晶所需要的电压(Vset)的脉冲。然后，使该电压(Vset)的大小依存于外界温度而变化，越变得高温(TH)则电压(Vset)的大小越小。据此，置位动作和使元件变为非晶状态的复位动作(RESET)之间的写入动作容限提高。
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Patent Agency Ranking
公开(公告)号：CN1979683A
公开(公告)日：2007-06-13
申请号：CN200610164134.2
申请日：2006-12-06
Applicant: 株式会社瑞萨科技
IPC: G11C17/10 , H01L27/115 , H01L23/522
Abstract: 提供可以高速运行的高密度掩膜ROM。借助掩膜ROM，各源线被设置以便被彼此邻近的各列中的存储器单元共享，且位元线被设置以对应于存储器单元的各列。而且，为存储器单元的各列设置空单元。空单元每个都由包括第一开关晶体管和第二开关晶体管的串联电路组成，其中第一开关晶体管响应空字元线(DWL)上的信号电势切换到导通状态，第二开关晶体管17响应相应列中源线的电势而将相邻源线耦合至相应位元线。存储器单元每个都由一个单位的晶体管和由掩膜布线形成的数据存储装置组成。在读取数据时，使选择列中源线的电势经历变化，从而在由被选择存储器单元所耦合到的被选择位元线和空单元耦合到其上的基准位元线组成的对之间产生电势差，使得可以通过检测电势差而执行数据读出。
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公开(公告)号：CN1507053A
公开(公告)日：2004-06-23
申请号：CN03159867.6
申请日：2003-09-26
Applicant: 株式会社瑞萨科技
IPC: H01L27/04
CPC classification number: H01L23/5286 , H01L2224/05571 , H01L2224/05573 , H01L2224/056 , H01L2224/16225 , H01L2224/32225 , H01L2224/45144 , H01L2224/73204 , H01L2924/3011 , H01L2924/00 , H01L2924/00014
Abstract: 一种半导体集成电路器件，包含：方形平面的半导体衬底；在半导体衬底的主表面上沿半导体衬底一边设置的多个焊点；在半导体衬底的主表面上对应多个焊点设置的多个输入/输出单元；在半导体衬底的主表面上比多个输入/输出单元更靠内侧设置的内电路制作区；以及为内电路制作区供电的内电路电源布线，所述电源布线比多个输入/输出单元更靠内侧设置，其中多个输入/输出单元分别包含信号单元和内电路的供电单元，其中多个焊点包含：信号端，分别对应于信号单元设置并与之电连接；内电路供电端，分别对应于供电单元设置并与供电单元和电源布线电连接，以及其中供电端设在比信号端更靠近电源布线处。
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公开(公告)号：CN1516194A
公开(公告)日：2004-07-28
申请号：CN200310123189.5
申请日：2003-12-23
Applicant: 株式会社瑞萨科技
IPC: G11C11/412 , G11C11/413 , H01L27/11
CPC classification number: G11C11/417 , G11C5/14 , G11C5/148
Abstract: 本发明提供一种半导体存储器件，解决为了在低电压下使SRAM电路工作，构成的晶体管的阈值电压下降时，由于晶体管的漏电流增加，存在存储数据的同时不工作的状态下的功耗增加的问题。通过对SRAM存储单元内的驱动MOS晶体管的源线ssl的电位进行控制，降低存储单元内的MOS晶体管的漏电流。
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公开(公告)号：CN100508068C
公开(公告)日：2009-07-01
申请号：CN200310123189.5
申请日：2003-12-23
Applicant: 株式会社瑞萨科技
IPC: G11C11/412 , G11C11/413 , H01L27/11
CPC classification number: G11C11/417 , G11C5/14 , G11C5/148
Abstract: 本发明提供一种半导体存储器件，解决为了在低电压下使SRAM电路工作，构成的晶体管的阈值电压下降时，由于晶体管的漏电流增加，存在存储数据的同时不工作的状态下的功耗增加的问题。在配置了多个由驱动MOSFET、传输OSFET和负载元件构成的静态型存储单元的存储单元阵列中，包括：进行控制的开关，在存储单元工作时，对与驱动MOSFET的源电极连接的源线和接地电位线进行连接，在存储单元的待机时，为非连接；及源电位控制电路，连接在源线与接地电位之间；在存储单元待机时，利用源电位控制电路，将源电位设定成接地电位和电源电位之间的中间电位；源电位控制电路包括漏电极和栅电极连接在源线上、源电极连接在接地电位线上的n沟道型MOSFET。
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公开(公告)号：CN1993682A
公开(公告)日：2007-07-04
申请号：CN200480043669.3
申请日：2004-08-30
Applicant: 株式会社瑞萨科技
CPC classification number: G11C16/349 , G11C16/06 , G11C16/3495
Abstract: 一种具有中央处理器和被安置在该中央处理器的地址空间中的可重写非易失性存储区的半导体集成电路。该非易失性存储区具有第一非易失性存储区和第二非易失性存储区，它们根据阈值电压的差别来记忆信息。该第一非易失性存储区具有大于第二非易失性存储区的用于记忆信息集的阈值电压的最大变化宽度。当用于记忆信息的阈值电压的最大变化宽度更大时，既然对于存储单元由于存储信息的重写操作的压力变得更大，在保证重写操作的次数方面较差；然而，既然读取电流变得更大，存储信息的读取速度可以被加快。第一非易失性存储区可以被优先考虑以加快存储信息的读取速度并且第二非易失性存储区可以被优先考虑以保证更多的存储信息的重写操作次数。
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