公开(公告)号：CN101132006B

公开(公告)日：2010-11-03

申请号：CN200710128214.7

申请日：2007-07-05

Applicant: 株式会社瑞萨科技

Inventor： 手贺直树 ,  三木浩史 ,  岛本泰洋 ,  久本大 ,  石丸哲也

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/42344 ,  H01L29/66833

Abstract: 本发明提供一种半导体器件及其制造方法，能够提高采用MONOS方式的分离栅极型存储单元的抗改写性。选择栅极(8)下端部附近的底部氧化膜(9a)和氮化硅膜(9b)的界面与硅衬底(1)(p型阱3)和栅极绝缘膜(7)的界面的高度相同，或位于其上方(d≥0)。另外，栅极绝缘膜(7)和底部氧化膜(9a)在选择栅极(8)下端部附近连续且光滑地连接。根据该结构，能缓和写入时注入到氮化硅膜(9b)的电子分布的局部存在化，减少由热空穴清除而产生的电子残留。因此，能够抑制因改写而产生的电子残留量的增加速率，并且在清除时能抑制阈值电压不会下降到预定电压的问题。

公开(公告)号：CN101373789A

公开(公告)日：2009-02-25

申请号：CN200810145381.7

申请日：2008-08-07

Applicant: 株式会社瑞萨科技

Inventor： 秋田宪一 ,  冈田大介 ,  桑原敬祐 ,  森本康史 ,  岛本泰洋 ,  安井感 ,  有金刚 ,  石丸哲也

IPC: H01L29/78 ,  H01L29/792 ,  H01L27/115 ,  H01L21/336 ,  H01L21/8247

CPC classification number: H01L29/66833 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/11568 ,  H01L29/792

Abstract: 本发明提供一种在将电荷存储在绝缘体内的非易失性存储器中能使数据保持特性提高的技术。将介于存储栅电极(MG)和半导体衬底(1)之间的电荷存储层(CSL)形成得比存储栅电极(MG)的栅极长度或绝缘膜(6b、6t)的长度短，并使电荷存储层(CSL)与源极区域(Srm)的重叠量(Lono)小于40nm。由此，在写入状态下，因反复进行重写而产生的存储在源极区域(Srm)上的电荷存储层(CSL)的空穴减少，局部存在于电荷存储层(CSL)中的电子和空穴的横向方向移动减少，因此能够减小进行了高温保持时的阈值电压的变化。另外，当使有效沟道长度为30nm以下时，确定阈值电压的外观上的空穴减少，电荷存储层(CSL)中的电子与空穴的结合减少，因此，能够减小进行了室温保持时的阈值电压的变化。

公开(公告)号：CN1629983A

公开(公告)日：2005-06-22

申请号：CN200410098557.X

申请日：2004-12-09

Applicant: 株式会社瑞萨科技

Inventor： 石丸哲也 ,  山添孝德

IPC: G11C16/06 ,  G11C16/10 ,  G11C16/14 ,  H01L27/115

CPC classification number: G11C16/0425 ,  G11C16/3418 ,  G11C16/3431 ,  G11C16/349

Abstract: 本发明提供一种非易失性半导体存储器件，能够防止由写入和擦除时的干扰引起的非选择单元的数据损失。在上述非易失性半导体存储器件中，将在比非易失性存储器的改写单位还大的数据存储块内执行的改写的次数，存储在每个数据存储块中所设置的擦除/写入计数器EW CT10中，当擦除/写入计数器EW CT10的值大于或等于预先指定的次数时，对与该擦除/写入计数器对应的数据存储块执行刷新操作。通过将数据存储块内的数据暂时保存在数据暂存区域(8)中，将数据存储区域暂存区域的数据擦除，并再次将暂时保存的数据写入数据存储块中，进行刷新操作。

公开(公告)号：CN1574062A

公开(公告)日：2005-02-02

申请号：CN200410045502.2

申请日：2004-05-28

Applicant: 株式会社瑞萨科技

Inventor： 松崎望 ,  石丸哲也 ,  水野真 ,  桥本孝司

IPC: G11C7/00 ,  G11C16/00

CPC classification number: G11C16/107 ,  G11C16/3468

Abstract: 本发明公开了一种半导体器件。在由进行从衬底注入电子，向栅极电极侧抽出电子的改写动作的存储单元构成的半导体非易失性存储器件，即，栅极抽出型的半导体非易失性存储器件中，存在着这样的问题：当作为改写时的最初的处理施加擦除偏压时，出现成为过擦除状态的存储单元，该存储单元的电荷保持特性劣化。为此，本发明提供一种半导体非易失性存储器件，使用在施加擦除偏压前，对处于擦除单位中的全部存储单元进行写入，然后施加擦除偏压的方法。

公开(公告)号：CN100595923C

公开(公告)日：2010-03-24

申请号：CN200510074348.6

申请日：2005-05-27

Applicant: 株式会社瑞萨科技

Inventor： 久本大 ,  安井感 ,  石丸哲也 ,  木村绅一郎 ,  冈田大介

IPC: H01L27/105 ,  H01L27/115 ,  H01L29/78 ,  G11C16/04

Abstract: 本发明涉及半导体存储器件，提供用于使非易失性半导体存储器件稳定动作的动作方式。在分离式栅极结构的非易失性半导体存储器件中，在进行热空穴注入的情况下，使用没有时间变化的交点，进行热空穴注入动作的校验。由此，可以进行擦除状态的验证而不考虑经过时间变化。此外，通过多次在栅极部分上施加脉冲电压或多级阶跃电压来进行写入或写入/擦除。

公开(公告)号：CN101312215A

公开(公告)日：2008-11-26

申请号：CN200810099325.4

申请日：2008-05-21

Applicant: 株式会社瑞萨科技

Inventor： 安井感 ,  石丸哲也 ,  久本大 ,  岛本泰洋

IPC: H01L29/792 ,  H01L29/423 ,  H01L29/49 ,  H01L27/115

CPC classification number: H01L29/792 ,  G11C16/0425 ,  G11C16/10 ,  H01L27/11526 ,  H01L27/11546 ,  H01L29/42344

Abstract: 本发明提供一种半导体器件。该半导体器件使用在存储栅电极(11A)设置局部电场集中的角部(11cn)，通过FN隧穿工作将存储栅电极(11A)中电荷注入至栅极绝缘膜(2a)中的电荷存储部的擦除方式。由于利用FN隧穿可降低擦除时的消耗电流，因此可降低存储模块的电源电路面积。另外，为了提高写入抗干扰性，采用更简单的存储阵列结构可降低存储阵列面积。可兼顾二者的效果，大幅度减少存储模块的面积，降低制造成本。另外，写入擦除的注入电荷中心一致，因此可提高耐重写性。由此，本发明可在具有在栅极绝缘膜中含有电荷存储部的非易失性存储单元的半导体器件中，缩小非易失性存储区域的面积。

公开(公告)号：CN1677675A

公开(公告)日：2005-10-05

申请号：CN200510003916.3

申请日：2005-01-10

Applicant: 株式会社瑞萨科技

Inventor： 石丸哲也 ,  久本大 ,  安井感 ,  木村绅一郎

IPC: H01L27/105 ,  H01L29/78

CPC classification number: G11C16/0466 ,  H01L29/40117 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明提供一种使非易失性半导体存储器件的特性提高了的非易失性半导体存储器件，其存储单元包括：用于蓄积电荷的氮化硅膜(SIN)，由位于其上下的氧化膜(BOTOX、TOPOX)构成的ONO膜，其上部的存储器栅电极(MG)，中间隔着ONO膜位于其侧部的选择栅电极(SG)，位于其下部的栅极绝缘膜(SGOX)，源极区域(MS)和漏极区域(MD)；给存储单元的源极区域(MS)施加正电位，给存储器栅电极(MG)施加负电位，给选择栅电极(SG)施加正电位，使电流从漏极区域(MD)向源极区域(MS)流动，并且将因BTBT而产生的空穴注入氮化硅膜(SIN)中，进行擦除。

公开(公告)号：CN101373789B

公开(公告)日：2010-09-29

申请号：CN200810145381.7

申请日：2008-08-07

Applicant: 株式会社瑞萨科技

Inventor： 秋田宪一 ,  冈田大介 ,  桑原敬祐 ,  森本康史 ,  岛本泰洋 ,  安井感 ,  有金刚 ,  石丸哲也

IPC: H01L29/78 ,  H01L29/792 ,  H01L27/115 ,  H01L21/336 ,  H01L21/8247

CPC classification number: H01L29/66833 ,  H01L27/115 ,  H01L27/11563 ,  H01L27/11568 ,  H01L29/792

Abstract: 本发明提供一种在将电荷存储在绝缘体内的非易失性存储器中能使数据保持特性提高的技术。将介于存储栅电极(MG)和半导体衬底(1)之间的电荷存储层(CSL)形成得比存储栅电极(MG)的栅极长度或绝缘膜(6b、6t)的长度短，并使电荷存储层(CSL)与源极区域(Srm)的重叠量(Lono)小于40nm。由此，在写入状态下，因反复进行重写而产生的存储在源极区域(Srm)上的电荷存储层(CSL)的空穴减少，局部存在于电荷存储层(CSL)中的电子和空穴的横向方向移动减少，因此能够减小进行了高温保持时的阈值电压的变化。另外，当使有效沟道长度为30nm以下时，确定阈值电压的外观上的空穴减少，电荷存储层(CSL)中的电子与空穴的结合减少，因此，能够减小进行了室温保持时的阈值电压的变化。

公开(公告)号：CN101295735B

公开(公告)日：2010-09-08

申请号：CN200810095311.5

申请日：2008-04-25

Applicant: 株式会社瑞萨科技

Inventor： 石丸哲也 ,  岛本泰洋 ,  峰利之 ,  青木康伸 ,  鸟羽功一 ,  安井感

IPC: H01L29/792 ,  H01L29/51 ,  H01L27/115

CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/42344 ,  H01L29/513 ,  H01L29/66833

Abstract: 本发明提供一种使数据保持特性提高的非易失性半导体存储器件。在通过热载流子注入来进行写入或者擦除的存储单元中，包括作为由电荷蓄积部的氮化硅膜(SIN)、位于其上下的氧化膜(BOTOX)、(TOPOX)的层叠膜构成的ONO膜；其上部的存储器栅电极(MG)；源极区域(MS)以及漏极区域(MD)，使包含在氮化硅膜(SIN)中的N-H键和Si-H键的总密度为5×1020cm-3以下。

公开(公告)号：CN101373775A

公开(公告)日：2009-02-25

申请号：CN200810210991.0

申请日：2008-08-20

Applicant: 株式会社瑞萨科技

Inventor： 石丸哲也 ,  川岛祥之 ,  岛本泰洋 ,  安井感 ,  有金刚 ,  峰利之

IPC: H01L27/115 ,  H01L29/792 ,  H01L29/423 ,  H01L21/8247 ,  H01L21/336 ,  H01L21/28

CPC classification number: H01L27/11568 ,  H01L27/115 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明提供一种半导体存储器件，在包含选择用nMIS(Qnc)和在选择用nMIS(Qnc)的侧面隔着绝缘膜(6b)、(6t)和电荷存储层(CSL)形成的存储用nMIS(Qnm)的存储单元(MC1)中，将选择栅电极(CG)的栅极长度方向端部之下的栅极绝缘膜(4)的厚度形成得比栅极长度方向中央部之下的栅极绝缘膜(4)的厚度厚，并将位于选择栅电极(CG)和电荷存储层(CSL)之间、且最靠近半导体衬底(1)的下层绝缘膜(6b)的厚度形成为位于半导体衬底(1)和电荷存储层(CSL)之间的下层绝缘膜(6b)的厚度的1.5倍以下。能够在分割栅型MONOS存储单元中提高采用SSI方式进行写入时的抗干扰性。