公开(公告)号：CN100580934C

公开(公告)日：2010-01-13

申请号：CN200710186822.3

申请日：2007-11-22

Applicant: 株式会社瑞萨科技

Inventor： 有金刚 ,  久本大 ,  岛本泰洋

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  G11C16/0466 ,  H01L27/11521 ,  H01L27/11524 ,  H01L29/7851

Abstract: 本发明提供一种非易失性半导体存储器件及其制造方法。能够提高分离栅极型MONOS存储单元的抗误写入(干扰)性能，并且使该存储单元高速动作。取消元件分离区域以及存储晶体管与选择晶体管之间的绝缘区域中的电荷积蓄膜，使得不对该部位注入或积蓄电荷。并且，在元件分离区域上，在比选择晶体管的栅极电极从硅衬底(000)表面高出的位置结束存储晶体管的栅极电极，从而降低存储晶体管和选择晶体管之间的电容。

公开(公告)号：CN100472758C

公开(公告)日：2009-03-25

申请号：CN200410101482.6

申请日：2004-12-16

Applicant: 株式会社瑞萨科技

Inventor： 久本大 ,  安井感

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11526 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11531 ,  H01L29/40114 ,  H01L29/66825

Abstract: 本发明公开了一种半导体存储器件及其制造方法，该半导体存储器件具有适合于存储单元阵列配置的低电阻栅极。在分裂栅极构造的非易失性半导体存储器件中，在借助于侧壁间隔物形成存储器栅极时，在由多晶硅形成了该存储器栅极之后，置换成镍硅化物。由此能进行低电阻化而不会对选择栅极和扩散层的硅化物化造成影响。

公开(公告)号：CN101132006B

公开(公告)日：2010-11-03

申请号：CN200710128214.7

申请日：2007-07-05

Applicant: 株式会社瑞萨科技

Inventor： 手贺直树 ,  三木浩史 ,  岛本泰洋 ,  久本大 ,  石丸哲也

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/42344 ,  H01L29/66833

Abstract: 本发明提供一种半导体器件及其制造方法，能够提高采用MONOS方式的分离栅极型存储单元的抗改写性。选择栅极(8)下端部附近的底部氧化膜(9a)和氮化硅膜(9b)的界面与硅衬底(1)(p型阱3)和栅极绝缘膜(7)的界面的高度相同，或位于其上方(d≥0)。另外，栅极绝缘膜(7)和底部氧化膜(9a)在选择栅极(8)下端部附近连续且光滑地连接。根据该结构，能缓和写入时注入到氮化硅膜(9b)的电子分布的局部存在化，减少由热空穴清除而产生的电子残留。因此，能够抑制因改写而产生的电子残留量的增加速率，并且在清除时能抑制阈值电压不会下降到预定电压的问题。

公开(公告)号：CN101373633A

公开(公告)日：2009-02-25

申请号：CN200810130845.7

申请日：2008-08-19

Applicant: 株式会社瑞萨科技

Inventor： 有金刚 ,  久本大 ,  岛本泰洋

IPC: G11C16/02 ,  G11C16/14 ,  H01L27/115 ,  G11C16/30

Abstract: 本发明提供一种非易失性半导体存储器件。使构成存储器单元的栅电极为浮置状态，使相邻的其他栅电极的电位发生变化，利用该变化和电容耦合比对栅电极的电位进行降压。例如还将栅电极和其他栅电极连接而进行电荷共享，然后，利用与相邻的其他栅电极的电容耦合对另外的栅电极进行降压，从而能够将另外的栅电极的电位降压较大。由此，能够降低电荷泵电路的发生电压电平。其结果是能减小电荷泵电路的规模或不需要该电路本身，能缩小芯片面积。

公开(公告)号：CN100595923C

公开(公告)日：2010-03-24

申请号：CN200510074348.6

申请日：2005-05-27

Applicant: 株式会社瑞萨科技

Inventor： 久本大 ,  安井感 ,  石丸哲也 ,  木村绅一郎 ,  冈田大介

IPC: H01L27/105 ,  H01L27/115 ,  H01L29/78 ,  G11C16/04

Abstract: 本发明涉及半导体存储器件，提供用于使非易失性半导体存储器件稳定动作的动作方式。在分离式栅极结构的非易失性半导体存储器件中，在进行热空穴注入的情况下，使用没有时间变化的交点，进行热空穴注入动作的校验。由此，可以进行擦除状态的验证而不考虑经过时间变化。此外，通过多次在栅极部分上施加脉冲电压或多级阶跃电压来进行写入或写入/擦除。

公开(公告)号：CN101312215A

公开(公告)日：2008-11-26

申请号：CN200810099325.4

申请日：2008-05-21

Applicant: 株式会社瑞萨科技

Inventor： 安井感 ,  石丸哲也 ,  久本大 ,  岛本泰洋

IPC: H01L29/792 ,  H01L29/423 ,  H01L29/49 ,  H01L27/115

CPC classification number: H01L29/792 ,  G11C16/0425 ,  G11C16/10 ,  H01L27/11526 ,  H01L27/11546 ,  H01L29/42344

Abstract: 本发明提供一种半导体器件。该半导体器件使用在存储栅电极(11A)设置局部电场集中的角部(11cn)，通过FN隧穿工作将存储栅电极(11A)中电荷注入至栅极绝缘膜(2a)中的电荷存储部的擦除方式。由于利用FN隧穿可降低擦除时的消耗电流，因此可降低存储模块的电源电路面积。另外，为了提高写入抗干扰性，采用更简单的存储阵列结构可降低存储阵列面积。可兼顾二者的效果，大幅度减少存储模块的面积，降低制造成本。另外，写入擦除的注入电荷中心一致，因此可提高耐重写性。由此，本发明可在具有在栅极绝缘膜中含有电荷存储部的非易失性存储单元的半导体器件中，缩小非易失性存储区域的面积。

公开(公告)号：CN101207135A

公开(公告)日：2008-06-25

申请号：CN200710186822.3

申请日：2007-11-22

Applicant: 株式会社瑞萨科技

Inventor： 有金刚 ,  久本大 ,  岛本泰洋

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  G11C16/0466 ,  H01L27/11521 ,  H01L27/11524 ,  H01L29/7851

Abstract: 本发明提供一种非易失性半导体存储器件及其制造方法。能够提高分离栅极型MONOS存储单元的抗误写入(干扰)性能，并且使该存储单元高速动作。取消元件分离区域以及存储晶体管与选择晶体管之间的绝缘区域中的电荷积蓄膜，使得不对该部位注入或积蓄电荷。并且，在元件分离区域上，在比选择晶体管的栅极电极从硅衬底(000)表面高出的位置结束存储晶体管的栅极电极，从而降低存储晶体管和选择晶体管之间的电容。

公开(公告)号：CN1677675A

公开(公告)日：2005-10-05

申请号：CN200510003916.3

申请日：2005-01-10

Applicant: 株式会社瑞萨科技

Inventor： 石丸哲也 ,  久本大 ,  安井感 ,  木村绅一郎

IPC: H01L27/105 ,  H01L29/78

CPC classification number: G11C16/0466 ,  H01L29/40117 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明提供一种使非易失性半导体存储器件的特性提高了的非易失性半导体存储器件，其存储单元包括：用于蓄积电荷的氮化硅膜(SIN)，由位于其上下的氧化膜(BOTOX、TOPOX)构成的ONO膜，其上部的存储器栅电极(MG)，中间隔着ONO膜位于其侧部的选择栅电极(SG)，位于其下部的栅极绝缘膜(SGOX)，源极区域(MS)和漏极区域(MD)；给存储单元的源极区域(MS)施加正电位，给存储器栅电极(MG)施加负电位，给选择栅电极(SG)施加正电位，使电流从漏极区域(MD)向源极区域(MS)流动，并且将因BTBT而产生的空穴注入氮化硅膜(SIN)中，进行擦除。

公开(公告)号：CN101533803A

公开(公告)日：2009-09-16

申请号：CN200910008039.7

申请日：2009-02-19

Applicant: 株式会社瑞萨科技

Inventor： 木村绅一郎 ,  岛本泰洋 ,  久本大

IPC: H01L21/8247 ,  H01L21/336 ,  H01L27/115 ,  H01L29/792 ,  H01L29/49

CPC classification number: H01L27/11568 ,  H01L29/42328 ,  H01L29/792

Abstract: 本发明提供一种非易失性半导体存储装置的制造方法及非易失性半导体存储装置。在同一硅衬底1上包括具有控制栅电极(CGs)和侧壁存储栅电极(MGs)的分裂栅型存储单元(M1A)、具有单存储栅电极(MGu)的单栅极型存储单元(M2)的非易失性半导体存储装置中，在第一区域(R1)隔着控制栅电极(ICs)形成控制栅电极(CGs)，在第一区域(R1)隔着电荷积蓄膜(IMs)形成侧壁存储栅电极(MGs)，同时在第二区域(R2)隔着电荷积蓄膜(IMs)形成单存储栅电极(MGu)。此时，侧壁存储栅电极(MGs)和单存储栅电极(MGu)由同一工序形成，控制栅电极(CGs)和侧壁存储栅电极(MGs)以电绝缘的状态相邻地配置。

公开(公告)号：CN101132006A

公开(公告)日：2008-02-27

申请号：CN200710128214.7

申请日：2007-07-05

Applicant: 株式会社瑞萨科技

Inventor： 手贺直树 ,  三木浩史 ,  岛本泰洋 ,  久本大 ,  石丸哲也

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  B82Y10/00 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/105 ,  H01L27/115 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/42344 ,  H01L29/66833

Abstract: 本发明提供一种半导体器件及其制造方法，能够提高采用MONOS方式的分离栅极型存储单元的抗改写性。选择栅极(8)下端部附近的底部氧化膜(9a)和氮化硅膜(9b)的界面与硅衬底(1)(p型阱3)和栅极绝缘膜(7)的界面的高度相同，或位于其上方(d≥0)。另外，栅极绝缘膜(7)和底部氧化膜(9a)在选择栅极(8)下端部附近连续且光滑地连接。根据该结构，能缓和写入时注入到氮化硅膜(9b)的电子分布的局部存在化，减少由热空穴清除而产生的电子残留。因此，能够抑制因改写而产生的电子残留量的增加速率，并且在清除时能抑制阈值电压不会下降到预定电压的问题。