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公开(公告)号：CN1214516A
公开(公告)日：1999-04-21
申请号：CN98120853.3
申请日：1998-09-30
Applicant: 株式会社日立制作所 , 日立超爱尔爱斯爱系统股份有限公司
CPC classification number: G11C8/12
Abstract: 与逻辑电路混合布局的RAM模块具有多个存储器堆及一个控制电路。分别相应于各个存储器堆并以串联形式电连接的算术电路。固定的地址设置信号提供给初始级算术电路的输入端。提供给下一级或次级算术电路的输入信号或从其输出的信号被定义为自－指定(own－assigned)地址信号。与上述的每一个算术电路有关的比较器比较地址信号与存储器访问时的地址信号输入。基于最终的一致信号选择相应的存储器堆。
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公开(公告)号：CN100428194C
公开(公告)日：2008-10-22
申请号：CN200410100391.0
申请日：1999-06-30
Applicant: 株式会社日立制作所
IPC: G06F12/08 , G11C11/4091 , G11C11/4093 , G11C7/06
CPC classification number: G11C7/1006 , G06F12/0215 , G06F12/0893 , G06F13/161 , G06F2212/3042 , G11C7/065 , G11C11/4091 , G11C11/4093 , G11C2207/104 , G11C2207/2245
Abstract: 半导体存储器和高速缓存器，为使多存储体的存储器的快速存取(与前存取的字线不同的读出存取)高速化，使用多存储体构成的宏存储器，并将数据保持在各存储体的读出放大器中，当存取命中该保持数据时，输出锁存的数据，从而高速化。即使各存储体有读出放大器高速缓存功能。为进一步提高这种命中率，在存取宏存储器后，存取控制电路先行发生下一地址(加上规定的位移地址)，并把它预先读出到其它存储体的读出放大器中。
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公开(公告)号：CN1317764C
公开(公告)日：2007-05-23
申请号：CN01125142.5
申请日：1997-03-07
Applicant: 株式会社日立制作所 , 日立超爱尔、爱斯、爱工程股份有限公司
CPC classification number: G11C7/02 , G11C7/10 , G11C7/1006 , G11C7/1042 , G11C7/1072 , H01L27/10897
Abstract: 具有多条I/O线的存储器芯、传送电路用模块以及逻辑库并存储在数据库中，用它们进行半导体集成电路装置设计。进而，把具有多条I/O线的存储器芯和逻辑电路配置成各I/O线为同一方向，在I/O线之间配置由多级开关群构成的传送电路。若一级或少数级数的开关群导通，则存储器芯的I/O线和逻辑电路的I/O线连通形成传送图形。进而，以放大器模块、存储体模块、电源模块等功能块的组合构成存储器芯、行序列电路和沿位线方向延伸的多条I/O线。
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公开(公告)号：CN1258877C
公开(公告)日：2006-06-07
申请号：CN02129868.8
申请日：2002-08-20
Applicant: 株式会社日立制作所
CPC classification number: H03K5/1534 , H03K3/356113 , H03K19/018521
Abstract: 具备接受第1信号，输出更大振幅的第2信号的差动型电平变换电路的半导体器件，上述差动型电平变换电路具有：接受第1信号的第1MISFET对；对第1MISFET对进行耐压缓和的第2MISFEET对；锁存要输出的第2信号且具有交叉耦合栅极的第3MISFET对，第2MISFET对栅极绝缘膜比第1MISFEET对栅极绝缘膜厚，第3MISFET对栅极绝缘膜比第1MISFET对栅极绝缘膜厚，第2MISFET对阈值电压的绝对值比第3MISFEET对阈值电压的绝对值小，第1MISFET对阈值电压的绝对值比第3MISFET对阈值电压的绝对值小。即便电平变换振幅差大到4倍以上也可以进行高速电平变换。
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Patent Agency Ranking
公开(公告)号：CN1097314C
公开(公告)日：2002-12-25
申请号：CN95100994.X
申请日：1995-03-07
Applicant: 株式会社日立制作所
IPC: H01L27/10 , H01L27/108
CPC classification number: G11C11/22
Abstract: 由具有铁电电容器的存储单元构成的存储矩阵按字线划分为一组存储块。由于配置了存储存储块模式信息的模式存储电路和对存储块相继受到刷新的次数进行计数的刷新操作计数电路，使得相继受到预定次数刷新操作的存储块转换为NV(非易失)模式，而使得有一个存储单元受到读/写操作的存储块转换为DRAM(易失)模式。因为对处于NV模式的存储块不进行刷新和只在向NV模式转换时极化才反相，所以大大降低了功耗和消除了对重写次数的限制。
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公开(公告)号：CN101916591A
公开(公告)日：2010-12-15
申请号：CN201010003815.7
申请日：2001-02-08
Applicant: 株式会社日立制作所
IPC: G11C16/08
Abstract: 本发明涉及具有多层布线和铜布线的半导体集成电路器件，降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件，存储用于挽救半导体中存储单元阵列缺陷的地址等。或者，在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件，却不需要特别的工艺。就是，可用CMOS器件的形成工艺，形成非易失性存储元件。并且，在测试中进行编程，因而不需要用于编程的激光器等装置，能够缩短程编程上需要的时间，因而可以降低测试成本。
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公开(公告)号：CN100590739C
公开(公告)日：2010-02-17
申请号：CN01804803.X
申请日：2001-02-08
Applicant: 株式会社日立制作所
Abstract: 关于具有多层布线和铜布线的半导体集成电路器件，降低缺陷挽救和调整的成本。利用第1层多晶硅作为浮置栅极的非易失性存储元件，存储用于挽救半导体中存储单元阵列缺陷的地址等。或者，在半导体集成电路器件的测试中对上述非易失性存储元件进行编程。形成非易失性存储元件，却不需要特别的工艺。就是，可用CMOS器件的形成工艺，形成非易失性存储元件。并且，在测试中进行编程，因而不需要用于编程的激光器等装置，能够缩短程编程上需要的时间，因而可以降低测试成本。
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公开(公告)号：CN1163484A
公开(公告)日：1997-10-29
申请号：CN97103057.X
申请日：1997-03-07
Applicant: 株式会社日立制作所 , 日立超爱尔、爱斯、爱工程股份有限公司
IPC: H01L27/06
CPC classification number: G11C7/02 , G11C7/10 , G11C7/1006 , G11C7/1042 , G11C7/1072 , H01L27/10897
Abstract: 具有多条I/O线的存储器芯、传送电路用模块以及逻辑库并存储在数据库中，用它们进行半导体集成电路装置设计。进而，把具有多条I/O线的存储器芯和逻辑电路配置成各I/O线为同一方向，在I/O线之间配置由多级开关群构成的传送电路。若一级或少数级数的开关群导通，则存储器芯的I/O线和逻辑电路的I/O线连通形成传送图形。进而，以放大器模块、存储体模块、电源模块等功能块的组合构成存储器芯、行序列电路和沿位线方向延伸的多条I/O线。
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