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公开(公告)号：CN101127238A
公开(公告)日：2008-02-20
申请号：CN200710152877.2
申请日：2002-06-11
Applicant: 株式会社日立制作所
IPC: G11C11/00
CPC classification number: G06F12/0246 , G11C5/02 , G11C5/025 , G11C5/04 , G11C11/005 , G11C11/406 , G11C11/40603 , G11C11/40607 , G11C11/412 , G11C16/10 , G11C16/26 , G11C16/32 , G11C29/70
Abstract: 本发明提供一种存储容量大且可高速读取、写入的ROM及存储容量大且数据保持电流少的RAM。本发明的半导体存储装置包括：非易失性存储器，其具有第1读取时间；随机存取存储器，其具有读取时间较所述第1读取时间短100倍以上的第2读取时间；控制电路，其与所述非易失性存储器及所述随机存取存储器连接，用于控制对所述随机存取存储器及所述非易失性存储器的存取；及多个输入输出端子，与所述控制电路连接，其中所述控制电路按照从所述多个输入输出端子输入的信号，控制所述非易失性存储器和所述随机存取存储器之间的数据传送。
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公开(公告)号：CN1163484A
公开(公告)日：1997-10-29
申请号：CN97103057.X
申请日：1997-03-07
Applicant: 株式会社日立制作所 , 日立超爱尔、爱斯、爱工程股份有限公司
IPC: H01L27/06
CPC classification number: G11C7/02 , G11C7/10 , G11C7/1006 , G11C7/1042 , G11C7/1072 , H01L27/10897
Abstract: 具有多条I/O线的存储器芯、传送电路用模块以及逻辑库并存储在数据库中，用它们进行半导体集成电路装置设计。进而，把具有多条I/O线的存储器芯和逻辑电路配置成各I/O线为同一方向，在I/O线之间配置由多级开关群构成的传送电路。若一级或少数级数的开关群导通，则存储器芯的I/O线和逻辑电路的I/O线连通形成传送图形。进而，以放大器模块、存储体模块、电源模块等功能块的组合构成存储器芯、行序列电路和沿位线方向延伸的多条I/O线。
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公开(公告)号：CN100428194C
公开(公告)日：2008-10-22
申请号：CN200410100391.0
申请日：1999-06-30
Applicant: 株式会社日立制作所
IPC: G06F12/08 , G11C11/4091 , G11C11/4093 , G11C7/06
CPC classification number: G11C7/1006 , G06F12/0215 , G06F12/0893 , G06F13/161 , G06F2212/3042 , G11C7/065 , G11C11/4091 , G11C11/4093 , G11C2207/104 , G11C2207/2245
Abstract: 半导体存储器和高速缓存器，为使多存储体的存储器的快速存取(与前存取的字线不同的读出存取)高速化，使用多存储体构成的宏存储器，并将数据保持在各存储体的读出放大器中，当存取命中该保持数据时，输出锁存的数据，从而高速化。即使各存储体有读出放大器高速缓存功能。为进一步提高这种命中率，在存取宏存储器后，存取控制电路先行发生下一地址(加上规定的位移地址)，并把它预先读出到其它存储体的读出放大器中。
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公开(公告)号：CN101131861A
公开(公告)日：2008-02-27
申请号：CN200710162432.2
申请日：2002-06-11
Applicant: 株式会社日立制作所
IPC: G11C7/10
CPC classification number: G06F12/0246 , G11C5/02 , G11C5/025 , G11C5/04 , G11C11/005 , G11C11/406 , G11C11/40603 , G11C11/40607 , G11C11/412 , G11C16/10 , G11C16/26 , G11C16/32 , G11C29/70
Abstract: 本发明提供一种存储容量大且可高速读取、写入的ROM及存储容量大且数据保持电流少的RAM。本发明的半导体存储装置包括：非易失性存储器，其具有第1读取时间；随机存取存储器，其具有读取时间较所述第1读取时间短100倍以上的第2读取时间；控制电路，其与所述非易失性存储器及所述随机存取存储器连接，用于控制对所述随机存取存储器及所述非易失性存储器的存取；及多个输入输出端子，与所述控制电路连接，其中所述控制电路按照从所述多个输入输出端子输入的信号，控制所述非易失性存储器和所述随机存取存储器之间的数据传送。
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公开(公告)号：CN1317764C
公开(公告)日：2007-05-23
申请号：CN01125142.5
申请日：1997-03-07
Applicant: 株式会社日立制作所 , 日立超爱尔、爱斯、爱工程股份有限公司
CPC classification number: G11C7/02 , G11C7/10 , G11C7/1006 , G11C7/1042 , G11C7/1072 , H01L27/10897
Abstract: 具有多条I/O线的存储器芯、传送电路用模块以及逻辑库并存储在数据库中，用它们进行半导体集成电路装置设计。进而，把具有多条I/O线的存储器芯和逻辑电路配置成各I/O线为同一方向，在I/O线之间配置由多级开关群构成的传送电路。若一级或少数级数的开关群导通，则存储器芯的I/O线和逻辑电路的I/O线连通形成传送图形。进而，以放大器模块、存储体模块、电源模块等功能块的组合构成存储器芯、行序列电路和沿位线方向延伸的多条I/O线。
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Patent Agency Ranking
公开(公告)号：CN1137492C
公开(公告)日：2004-02-04
申请号：CN97181819.3
申请日：1997-02-17
Applicant: 株式会社日立制作所
IPC: G11C11/407
Abstract: 一个存储器宏(MM)，它是下列功能模块的组合：例如一个主放大器模块(13)，每个存储器体都独立工作的存储器体模块(11)，一个电源电路(14)等。存储器宏(MM)的存储容量可以很简单地通过改变存储器体模块(11)的数量来从大容量变到小容量。在存储器宏(MM)的存储器体模块(11)中的控制电路(BKCONTH)有一个附加的地址比较功能(COMP)。因此，能够高速地访问同一页而不用任何存储器宏(MM)外部的控制电路。另外，还提供了具有例如存储器访问顺序控制功能的模块(17)，并且，当进行存储器访问时，在输入/输出地址或数据的同时产生一个标识信息(ID)。因此，通过用ID来校验数据和地址之间的一致性以及控制存储器访问顺序从而改变地址输入顺序和数据输出顺序，可以实现高速的存储器访问。
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公开(公告)号：CN101131860B
公开(公告)日：2010-06-02
申请号：CN200710162431.8
申请日：2002-06-11
Applicant: 株式会社日立制作所
IPC: G11C7/10
CPC classification number: G06F12/0246 , G11C5/02 , G11C5/025 , G11C5/04 , G11C11/005 , G11C11/406 , G11C11/40603 , G11C11/40607 , G11C11/412 , G11C16/10 , G11C16/26 , G11C16/32 , G11C29/70
Abstract: 本发明提供一种存储容量大且可高速读取、写入的ROM及存储容量大且数据保持电流少的RAM。本发明的半导体存储装置包括：非易失性存储器，其具有第1读取时间；随机存取存储器，其具有读取时间较所述第1读取时间短100倍以上的第2读取时间；控制电路，其与所述非易失性存储器及所述随机存取存储器连接，用于控制对所述随机存取存储器及所述非易失性存储器的存取；及多个输入输出端子，与所述控制电路连接，其中所述控制电路按照从所述多个输入输出端子输入的信号，控制所述非易失性存储器和所述随机存取存储器之间的数据传送。
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公开(公告)号：CN1095123C
公开(公告)日：2002-11-27
申请号：CN95119759.2
申请日：1995-11-22
Applicant: 株式会社日立制作所
IPC: G06F13/00
CPC classification number: G11C7/1006 , G11C7/10 , G11C8/16
Abstract: 集成于一块半导体芯片上的半导体装置，它包括一个存储单元阵列，多个运算电路和多个数据传送电路。该数据传送电路通过分别给出的读出路径和写入路径在运算电路和存储单元之间传送数据。分别通过读出路径和写入路径，能够在同一时间内分时地从存储单元向运算电路和从运算电路向存储单元传送数据，使得可以更快地完成图象数据处理，而且可以在一旦激活了的字线上连续地处理数据，以此来减少每一个字线的驱动次数，减少功耗。
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公开(公告)号：CN1214516A
公开(公告)日：1999-04-21
申请号：CN98120853.3
申请日：1998-09-30
Applicant: 株式会社日立制作所 , 日立超爱尔爱斯爱系统股份有限公司
CPC classification number: G11C8/12
Abstract: 与逻辑电路混合布局的RAM模块具有多个存储器堆及一个控制电路。分别相应于各个存储器堆并以串联形式电连接的算术电路。固定的地址设置信号提供给初始级算术电路的输入端。提供给下一级或次级算术电路的输入信号或从其输出的信号被定义为自－指定(own－assigned)地址信号。与上述的每一个算术电路有关的比较器比较地址信号与存储器访问时的地址信号输入。基于最终的一致信号选择相应的存储器堆。
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公开(公告)号：CN1175424C
公开(公告)日：2004-11-10
申请号：CN98120853.3
申请日：1998-09-30
Applicant: 株式会社日立制作所 , 日立超爱尔爱斯爱系统股份有限公司
CPC classification number: G11C8/12
Abstract: 与逻辑电路混合布局的RAM模块具有多个存储器堆及一个控制电路。分别相应于各个存储器堆并以串联形式电连接的算术电路。固定的地址设置信号提供给初始级算术电路的输入端。提供给下一级或次级算术电路的输入信号或从其输出的信号被定义为自-指定(own-assigned)地址信号。与上述的每一个算术电路有关的比较器比较地址信号与存储器访问时的地址信号输入。基于最终的一致信号选择相应的存储器堆。
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