公开(公告)号：CN1175424C

公开(公告)日：2004-11-10

申请号：CN98120853.3

申请日：1998-09-30

Applicant: 株式会社日立制作所 ,  日立超爱尔爱斯爱系统股份有限公司

Inventor： 佐佐木敏夫 ,  田中裕二 ,  柳泽一正 ,  田中均 ,  佐藤润 ,  宫本崇 ,  大塚真理子 ,  中西悟 ,  鲇川一重 ,  渡部隆夫

IPC: G11C11/40 ,  H01L27/10

CPC classification number: G11C8/12

Abstract: 与逻辑电路混合布局的RAM模块具有多个存储器堆及一个控制电路。分别相应于各个存储器堆并以串联形式电连接的算术电路。固定的地址设置信号提供给初始级算术电路的输入端。提供给下一级或次级算术电路的输入信号或从其输出的信号被定义为自-指定(own-assigned)地址信号。与上述的每一个算术电路有关的比较器比较地址信号与存储器访问时的地址信号输入。基于最终的一致信号选择相应的存储器堆。

公开(公告)号：CN1214516A

公开(公告)日：1999-04-21

申请号：CN98120853.3

申请日：1998-09-30

Applicant: 株式会社日立制作所 ,  日立超爱尔爱斯爱系统股份有限公司

Inventor： 佐佐木敏夫 ,  田中裕二 ,  柳泽一正 ,  田中均 ,  佐藤润 ,  宫本崇 ,  大塚真理子 ,  中西悟 ,  鲇川一重 ,  渡部隆夫

IPC: G11C11/40 ,  H01L27/10

CPC classification number: G11C8/12

Abstract: 与逻辑电路混合布局的RAM模块具有多个存储器堆及一个控制电路。分别相应于各个存储器堆并以串联形式电连接的算术电路。固定的地址设置信号提供给初始级算术电路的输入端。提供给下一级或次级算术电路的输入信号或从其输出的信号被定义为自－指定(own－assigned)地址信号。与上述的每一个算术电路有关的比较器比较地址信号与存储器访问时的地址信号输入。基于最终的一致信号选择相应的存储器堆。