公开(公告)号：CN112786589A

公开(公告)日：2021-05-11

申请号：CN202010823232.2

申请日：2020-08-17

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山下茉莉子 ,  小松香奈子 ,  石井良明 ,  篠原大辅

IPC: H01L27/088 ,  H01L27/02 ,  H01L21/8234

Abstract: 实施方式提供能够小型化的半导体装置。实施方式的半导体装置具备第一导电型的半导体基板、设于所述半导体基板上的第一导电型的半导体层、设于所述半导体基板与所述半导体层之间的第二导电型的第一半导体深区域、与所述第一半导体深区域一同包围所述半导体层的第一器件部分的第二导电型的第一保护环区域、与所述第一保护环区域以及所述第一半导体深区域相接并将所述第一器件部分划分为第一区域以及第二区域的第二导电型的第一分离区域、设于所述第一区域内的第一导电型的第一半导体区域、以及设于所述第二区域内的第一导电型的第二半导体区域。

公开(公告)号：CN102694024B

公开(公告)日：2014-12-03

申请号：CN201110278316.3

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 小松香奈子 ,  森冈纯 ,  白井浩司 ,  高桥启太 ,  山田翼 ,  清水茉莉子

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/10

CPC classification number: H01L29/7823 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0886 ,  H01L29/1045 ,  H01L29/7816 ,  H01L29/7835

Abstract: 一种半导体器件，其第1导电型的第1半导体层将第1方向作为长度方向，从元件区域延伸至元件终端区域，具有第1杂质浓度，第1导电型的第2半导体层在第1半导体层的下层，将第1方向作为长度方向，从元件区域延伸至元件终端区域，具有比第1杂质浓度小的第2杂质浓度，第1导电型的第3半导体层将第1方向作为长度方向，从元件区域延伸至元件终端区域，具有比第2杂质浓度小的第3杂质浓度，与第2半导体层相接地配置。元件区域中第1半导体层与场氧化膜之间的边界、与第3半导体层在所述第5半导体层侧的端部之间的距离，比元件终端区域中第1半导体层与场氧化膜之间的边界、与第3半导体层在第5半导体层侧的端部之间的距离小。

公开(公告)号：CN112531028B

公开(公告)日：2024-05-17

申请号：CN201911366432.3

申请日：2019-12-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小松香奈子

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式提供耐压和导通电阻的平衡良好的半导体装置。实施方式的半导体装置具备半导体基板、在上述半导体基板上设置的绝缘部件、以及在上述半导体基板上及上述绝缘部件上设置的电极。上述绝缘部件具有多个第1部分和比上述第1部分薄的多个第2部分。上述第1部分和上述第2部分沿着平行于上述半导体基板的上表面中的不与上述绝缘部件相接的区域的第1方向交替地排列。

公开(公告)号：CN112531028A

公开(公告)日：2021-03-19

申请号：CN201911366432.3

申请日：2019-12-26

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小松香奈子

IPC: H01L29/78 ,  H01L29/06

Abstract: 实施方式提供耐压和导通电阻的平衡良好的半导体装置。实施方式的半导体装置具备半导体基板、在上述半导体基板上设置的绝缘部件、以及在上述半导体基板上及上述绝缘部件上设置的电极。上述绝缘部件具有多个第1部分和比上述第1部分薄的多个第2部分。上述第1部分和上述第2部分沿着平行于上述半导体基板的上表面中的不与上述绝缘部件相接的区域的第1方向交替地排列。

公开(公告)号：CN111725316A

公开(公告)日：2020-09-29

申请号：CN201911391056.3

申请日：2019-12-30

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 木下朋子 ,  篠原大辅 ,  小松香奈子 ,  石井良明 ,  S·S·普拉巴卡兰

IPC: H01L29/78 ,  H01L21/336

Abstract: 实施方式涉及半导体装置及其制造方法。实施方式的半导体装置具备：半导体部分；第1绝缘膜，设置在上述半导体部分上；第2绝缘膜，设置在上述半导体部分上，与上述第1绝缘膜接触，比上述第1绝缘膜厚，形成有贯通孔；第1接触件，下端连接于上述半导体部分；第2接触件，下部配置在上述贯通孔内，下端连接于上述半导体部分；以及栅极电极，位于上述第1接触件与上述第2接触件之间，设置在上述第1绝缘膜上以及设置在上述第2绝缘膜中的除了上述贯通孔以外的部分上。

公开(公告)号：CN110911488A

公开(公告)日：2020-03-24

申请号：CN201910018501.5

申请日：2019-01-09

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 山下茉莉子 ,  木下朋子 ,  高桥启太 ,  小松香奈子

IPC: H01L29/78 ,  H01L27/088

Abstract: 实施方式提供可靠性高的半导体装置。实施方式的半导体装置具备：第一导电型的半导体部分；绝缘性部分，设于所述半导体部分的上层部分，划分有源区；第二导电型的源极区域以及漏极区域，设于所述有源区内，并沿与所述半导体部分的上表面平行的第一方向相互分离；以及设于所述半导体部分的上方的栅极电极。所述栅极电极配置于所述源极区域与所述漏极区域之间的区域的正上方区域以及所述有源区的与所述第一方向正交的第二方向上的端部的正上方区域。

公开(公告)号：CN110896071A

公开(公告)日：2020-03-20

申请号：CN201910025890.4

申请日：2019-01-11

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小松香奈子

IPC: H01L27/02 ,  H01L29/78

Abstract: 实施方式的半导体装置具备：第1导电型的半导体层；多个带状区域，设置在上述半导体层上，并沿第1方向延伸；第2导电型的多个漏极区域，设置在上述半导体层上，配置于上述带状区域之间，并与上述带状区域隔离，沿上述第1方向延伸；栅电极，沿上述第1方向延伸；第1接触区，与上述带状区域连接；以及第2接触区，与上述漏极区域连接。各上述带状区域具有第1导电型的背栅区域和第2导电型的源极区域。在上述多个带状区域以及上述多个漏极区域排列的第2方向，上述多个漏极区域中的最接近中央部的上述漏极区域与上述第2接触区的接触面积比配置于最外侧的上述漏极区域与上述第2接触区的接触面积小。

公开(公告)号：CN103633142A

公开(公告)日：2014-03-12

申请号：CN201310093453.9

申请日：2013-03-22

Applicant: 株式会社东芝

Inventor： 清水茉莉子 ,  森冈纯 ,  高桥启太 ,  小松香奈子 ,  西郡正人

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7816 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/1045 ,  H01L29/7835 ,  H01L29/0615

Abstract: 本发明提供一种半导体装置，能够在耐压水准相互不同的多个种类的DMOS之间，使对基板穿通耐压成为一定值以上。实施方式的半导体装置，具备：第一导电型的第一半导体层；以及第二导电型的第二半导体层，在每个相互分离的第一区域和第二区域中，设置在上述第一半导体层上的一部分。并且，上述第一区域中的、连接上述第四半导体层与上述第六半导体层的方向上的上述第一绝缘膜的两端间的第一距离比上述第二区域中的上述第一距离长，上述第一区域中的、上述第二绝缘膜在上述第二半导体层的内周侧的端缘与上述第三半导体层在上述第二半导体层的外周侧的端缘之间的第二距离比上述第二区域中的上述第二距离短。

公开(公告)号：CN102694024A

公开(公告)日：2012-09-26

申请号：CN201110278316.3

申请日：2011-09-19

Applicant: 株式会社东芝

Inventor： 小松香奈子 ,  森冈纯 ,  白井浩司 ,  高桥启太 ,  山田翼 ,  清水茉莉子

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/10

CPC classification number: H01L29/7823 ,  H01L29/0653 ,  H01L29/0692 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0886 ,  H01L29/1045 ,  H01L29/7816 ,  H01L29/7835

Abstract: 一种半导体器件，其第1导电型的第1半导体层将第1方向作为长度方向，从元件区域延伸至元件终端区域，具有第1杂质浓度，第1导电型的第2半导体层在第1半导体层的下层，将第1方向作为长度方向，从元件区域延伸至元件终端区域，具有比第1杂质浓度小的第2杂质浓度，第1导电型的第3半导体层将第1方向作为长度方向，从元件区域延伸至元件终端区域，具有比第2杂质浓度小的第3杂质浓度，与第2半导体层相接地配置。元件区域中第1半导体层与场氧化膜之间的边界、与第3半导体层在所述第5半导体层侧的端部之间的距离，比元件终端区域中第1半导体层与场氧化膜之间的边界、与第3半导体层在第5半导体层侧的端部之间的距离小。

公开(公告)号：CN119697990A

公开(公告)日：2025-03-25

申请号：CN202311660264.5

申请日：2023-12-06

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 小松香奈子

IPC: H10B20/25

Abstract: 实施方式涉及半导体装置及其制造方法。实施方式的半导体装置，具备：半导体基板；绝缘膜，配置于所述半导体基板上，在上表面形成有第一凹部；硅膜，配置于所述绝缘膜上，含有杂质，在上表面的所述第一凹部的正上方区域形成有第二凹部；硅化物层，配置于所述硅膜上，与所述硅膜相接；以及第一触头及第二触头，与所述硅化物层中的夹着所述第二凹部的正上方区域的部分连接。