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公开(公告)号：CN111725316B
公开(公告)日：2025-01-10
申请号：CN201911391056.3
申请日：2019-12-30
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式涉及半导体装置及其制造方法。实施方式的半导体装置具备：半导体部分；第1绝缘膜，设置在上述半导体部分上；第2绝缘膜，设置在上述半导体部分上，与上述第1绝缘膜接触，比上述第1绝缘膜厚，形成有贯通孔；第1接触件，下端连接于上述半导体部分；第2接触件，下部配置在上述贯通孔内，下端连接于上述半导体部分；以及栅极电极，位于上述第1接触件与上述第2接触件之间，设置在上述第1绝缘膜上以及设置在上述第2绝缘膜中的除了上述贯通孔以外的部分上。
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公开(公告)号：CN112786589B
公开(公告)日：2024-07-30
申请号：CN202010823232.2
申请日：2020-08-17
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/088 , H01L27/02 , H01L21/8234
Abstract: 实施方式提供能够小型化的半导体装置。实施方式的半导体装置具备第一导电型的半导体基板、设于所述半导体基板上的第一导电型的半导体层、设于所述半导体基板与所述半导体层之间的第二导电型的第一半导体深区域、与所述第一半导体深区域一同包围所述半导体层的第一器件部分的第二导电型的第一保护环区域、与所述第一保护环区域以及所述第一半导体深区域相接并将所述第一器件部分划分为第一区域以及第二区域的第二导电型的第一分离区域、设于所述第一区域内的第一导电型的第一半导体区域、以及设于所述第二区域内的第一导电型的第二半导体区域。
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公开(公告)号：CN112786589A
公开(公告)日：2021-05-11
申请号：CN202010823232.2
申请日：2020-08-17
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L27/088 , H01L27/02 , H01L21/8234
Abstract: 实施方式提供能够小型化的半导体装置。实施方式的半导体装置具备第一导电型的半导体基板、设于所述半导体基板上的第一导电型的半导体层、设于所述半导体基板与所述半导体层之间的第二导电型的第一半导体深区域、与所述第一半导体深区域一同包围所述半导体层的第一器件部分的第二导电型的第一保护环区域、与所述第一保护环区域以及所述第一半导体深区域相接并将所述第一器件部分划分为第一区域以及第二区域的第二导电型的第一分离区域、设于所述第一区域内的第一导电型的第一半导体区域、以及设于所述第二区域内的第一导电型的第二半导体区域。
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Patent Agency Ranking
公开(公告)号：CN113035932B
公开(公告)日：2024-06-07
申请号：CN202010817443.5
申请日：2020-08-14
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 篠原大辅
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 实施方式提供能够兼顾高耐压与低接通电阻的半导体装置。实施方式的半导体装置具备在上表面形成有凹部的半导体部分、设于所述凹部内的一部分的绝缘部件、第一电极、以及比所述绝缘部件薄的栅极绝缘膜。所述第一电极具有设于所述凹部内的其他一部分的第一部分、以及设于比所述绝缘部件靠上方的位置的第二部分。所述栅极绝缘膜设于所述半导体部分与所述第一部分之间。所述半导体部分具有与所述栅极绝缘膜相接的第一导电型的第一层、以及与所述第一层相接并与源极触点及漏极触点连接的第二导电型的第二层和第三层。在从上方观察时，所述凹部位于所述源极触点与所述漏极触点之间。所述绝缘部件配置于所述第一部分与所述第三层之间。
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公开(公告)号：CN113035932A
公开(公告)日：2021-06-25
申请号：CN202010817443.5
申请日：2020-08-14
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Inventor： 篠原大辅
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 实施方式提供能够兼顾高耐压与低接通电阻的半导体装置。实施方式的半导体装置具备在上表面形成有凹部的半导体部分、设于所述凹部内的一部分的绝缘部件、第一电极、以及比所述绝缘部件薄的栅极绝缘膜。所述第一电极具有设于所述凹部内的其他一部分的第一部分、以及设于比所述绝缘部件靠上方的位置的第二部分。所述栅极绝缘膜设于所述半导体部分与所述第一部分之间。所述半导体部分具有与所述栅极绝缘膜相接的第一导电型的第一层、以及与所述第一层相接并与源极触点及漏极触点连接的第二导电型的第二层和第三层。在从上方观察时，所述凹部位于所述源极触点与所述漏极触点之间。所述绝缘部件配置于所述第一部分与所述第三层之间。
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公开(公告)号：CN111725316A
公开(公告)日：2020-09-29
申请号：CN201911391056.3
申请日：2019-12-30
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L21/336
Abstract: 实施方式涉及半导体装置及其制造方法。实施方式的半导体装置具备：半导体部分；第1绝缘膜，设置在上述半导体部分上；第2绝缘膜，设置在上述半导体部分上，与上述第1绝缘膜接触，比上述第1绝缘膜厚，形成有贯通孔；第1接触件，下端连接于上述半导体部分；第2接触件，下部配置在上述贯通孔内，下端连接于上述半导体部分；以及栅极电极，位于上述第1接触件与上述第2接触件之间，设置在上述第1绝缘膜上以及设置在上述第2绝缘膜中的除了上述贯通孔以外的部分上。
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公开(公告)号：CN104810399A
公开(公告)日：2015-07-29
申请号：CN201410447643.0
申请日：2014-09-04
Applicant: 株式会社东芝
Inventor： 篠原大辅
IPC: H01L29/78 , H01L29/06 , H01L29/36 , H01L21/336
CPC classification number: H01L29/66659 , H01L21/26513 , H01L29/0615 , H01L29/0623 , H01L29/0653 , H01L29/0688 , H01L29/0847 , H01L29/7835 , H01L29/36 , H01L21/265 , H01L29/66674 , H01L29/7801
Abstract: 一种半导体器件，包含：半导体区；第一阱区；第二阱区；源极区；漏极区；沟道区；以及栅极绝缘膜。所述第一阱区和所述第二阱区形成在所述半导体区中，所述第一阱区和所述第二阱区彼此相邻。所述源极区位于所述第一阱区上；所述漏极区位于所述第二阱区上。所述半导体区具有第一区、第二区、以及第三区。所述第三区中的掺杂剂浓度高于所述第一区中的掺杂剂浓度。所述第一阱区具有第一导电类型；所述第二阱区具有第二导电类型。
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公开(公告)号：CN104810399B
公开(公告)日：2018-04-06
申请号：CN201410447643.0
申请日：2014-09-04
Applicant: 株式会社东芝
Inventor： 篠原大辅
IPC: H01L29/78 , H01L29/06 , H01L29/36 , H01L21/336
CPC classification number: H01L29/66659 , H01L21/26513 , H01L29/0615 , H01L29/0623 , H01L29/0653 , H01L29/0688 , H01L29/0847 , H01L29/7835
Abstract: 一种半导体器件，包含：半导体区；第一阱区；第二阱区；源极区；漏极区；沟道区；以及栅极绝缘膜。所述第一阱区和所述第二阱区形成在所述半导体区中，所述第一阱区和所述第二阱区彼此相邻。所述源极区位于所述第一阱区上；所述漏极区位于所述第二阱区上。所述半导体区具有第一区、第二区、以及第三区。所述第三区中的掺杂剂浓度高于所述第一区中的掺杂剂浓度。所述第一阱区具有第一导电类型；所述第二阱区具有第二导电类型。
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