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公开(公告)号：CN103633142A
公开(公告)日：2014-03-12
申请号：CN201310093453.9
申请日：2013-03-22
Applicant: 株式会社东芝
CPC classification number: H01L29/7816 , H01L29/0653 , H01L29/0692 , H01L29/1045 , H01L29/7835 , H01L29/0615
Abstract: 本发明提供一种半导体装置，能够在耐压水准相互不同的多个种类的DMOS之间，使对基板穿通耐压成为一定值以上。实施方式的半导体装置，具备：第一导电型的第一半导体层；以及第二导电型的第二半导体层，在每个相互分离的第一区域和第二区域中，设置在上述第一半导体层上的一部分。并且，上述第一区域中的、连接上述第四半导体层与上述第六半导体层的方向上的上述第一绝缘膜的两端间的第一距离比上述第二区域中的上述第一距离长，上述第一区域中的、上述第二绝缘膜在上述第二半导体层的内周侧的端缘与上述第三半导体层在上述第二半导体层的外周侧的端缘之间的第二距离比上述第二区域中的上述第二距离短。
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公开(公告)号：CN103633142B
公开(公告)日：2016-08-03
申请号：CN201310093453.9
申请日：2013-03-22
Applicant: 株式会社东芝
CPC classification number: H01L29/7816 , H01L29/0653 , H01L29/0692 , H01L29/1045 , H01L29/7835
Abstract: 本发明提供一种半导体装置，能够在耐压水准相互不同的多个种类的DMOS之间，使对基板穿通耐压成为一定值以上。实施方式的半导体装置，具备：第一导电型的第一半导体层；以及第二导电型的第二半导体层，在每个相互分离的第一区域和第二区域中，设置在上述第一半导体层上的一部分。并且，上述第一区域中的、连接上述第四半导体层与上述第六半导体层的方向上的上述第一绝缘膜的两端间的第一距离比上述第二区域中的上述第一距离长，上述第一区域中的、上述第二绝缘膜在上述第二半导体层的内周侧的端缘与上述第三半导体层在上述第二半导体层的外周侧的端缘之间的第二距离比上述第二区域中的上述第二距离短。
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公开(公告)号：CN109509786B
公开(公告)日：2021-09-10
申请号：CN201810082126.6
申请日：2018-01-29
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/417 , H01L29/78
Abstract: 实施方式提供一种在晶体管的饱和区域、漏极电流稳定的半导体装置。实施方式的半导体装置具有：第1导电型的半导体部分；第2导电型的第1半导体层以及第2半导体层，相互隔离地设于上述半导体部分的上层部分；栅电极，设于上述半导体部分上；第1接触部，贯通上述栅电极，下部配置于上述第1半导体层内，下端与上述第1半导体层连接；第2接触部，贯通上述栅电极，下部配置于上述第2半导体层内，下端与上述第2半导体层连接；第1绝缘膜，设于上述第1接触部的侧面和上述第1半导体层之间以及上述第1接触部和上述栅电极之间；以及第2绝缘膜，设于上述第2接触部的侧面和上述第2半导体层之间以及上述第2接触部和上述栅电极之间。
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公开(公告)号：CN109509786A
公开(公告)日：2019-03-22
申请号：CN201810082126.6
申请日：2018-01-29
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/417 , H01L29/78
Abstract: 实施方式提供一种在晶体管的饱和区域、漏极电流稳定的半导体装置。实施方式的半导体装置具有：第1导电型的半导体部分；第2导电型的第1半导体层以及第2半导体层，相互隔离地设于上述半导体部分的上层部分；栅电极，设于上述半导体部分上；第1接触部，贯通上述栅电极，下部配置于上述第1半导体层内，下端与上述第1半导体层连接；第2接触部，贯通上述栅电极，下部配置于上述第2半导体层内，下端与上述第2半导体层连接；第1绝缘膜，设于上述第1接触部的侧面和上述第1半导体层之间以及上述第1接触部和上述栅电极之间；以及第2绝缘膜，设于上述第2接触部的侧面和上述第2半导体层之间以及上述第2接触部和上述栅电极之间。
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