公开(公告)号：CN102336392A

公开(公告)日：2012-02-01

申请号：CN201110253951.6

申请日：2009-02-01

Applicant: 株式会社东芝

Inventor： 小岛章弘 ,  杉崎吉昭 ,  下冈义明

IPC: B81C1/00

CPC classification number: B81B7/0038 ,  B81B2201/0221 ,  B81B2203/04 ,  B81C1/00476

Abstract: 本发明涉及一种构建到半导体集成电路中的电器件。基底包括功能元件。绝缘的第一膜与基底一起形成容纳功能元件的腔体并且包括多个通孔。绝缘的第二膜覆盖所述多个通孔，形成在第一膜上，并且其透气性高于第一膜的透气性。绝缘的第三膜形成在第二膜上，并且其透气性低于第二膜的透气性。

公开(公告)号：CN1278415C

公开(公告)日：2006-10-04

申请号：CN02147027.8

申请日：2002-06-12

Applicant: 株式会社东芝

Inventor： 下冈义明 ,  柴田英毅 ,  宮岛秀史 ,  冨冈和广

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L21/76885 ,  H01L21/76807 ,  H01L21/7682 ,  H01L21/76829 ,  H01L21/76834 ,  H01L23/5222 ,  H01L23/5329 ,  H01L2221/1047 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 具有多个布线层的半导体器件具备：第一绝缘膜；形成于该第一绝缘膜上的第一布线层；形成于上述第一布线层上的第二布线层；和设置在第一绝缘膜和所述第一布线层的上面，第二布线层中相邻布线之间和所述第二布线层中布线下侧与所述第一绝缘层和所述第一布线层之间的低相对介电常数的第二绝缘膜。所述半导体器件的制造方法具备：形成第一层间绝缘膜；在所述第一层间绝缘膜中形成多个布线沟；通过将金属膜埋入所述布线沟中来形成多个布线；去除所述布线间的所述第一层间绝缘膜来形成埋入沟；在所述埋入沟中埋入由低介电常数材料构成的第二层间绝缘膜。

公开(公告)号：CN1424758A

公开(公告)日：2003-06-18

申请号：CN02154573.1

申请日：2002-12-06

Applicant: 株式会社东芝

Inventor： 下冈义明 ,  松永范昭 ,  柴田英毅

IPC: H01L23/522 ,  H01L27/00 ,  H01L21/768

CPC classification number: H01P3/088 ,  H01L23/5222 ,  H01L23/528 ,  H01L2223/6627 ,  H01L2223/6638 ,  H01L2924/0002 ,  H01L2924/1903 ,  H01L2924/3011 ,  H01L2924/00

Abstract: 本发明涉及半导体装置及其制造方法，根据本发明，备有在半导体基片10上形成的通过所要频率f0的信号的信号线17，和通过相位与上述信号相反的信号或与接地电源连接的差动信号线13，信号线和差动信号线是大致平行那样地通过绝缘层15层积的，令不存在差动信号线时的信号线的每单位长度的电阻成分，电感成分，电容成分分别为R，L，C时，信号线的实际布线长l比从上述公式求得的布线长l0长。

公开(公告)号：CN1423328A

公开(公告)日：2003-06-11

申请号：CN02148215.2

申请日：2002-09-27

Applicant: 株式会社东芝

Inventor： 松永范昭 ,  下冈义明 ,  东和幸 ,  柴田英毅

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L24/05 ,  H01L23/5222 ,  H01L23/5329 ,  H01L24/03 ,  H01L2224/05556 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01007 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01039 ,  H01L2924/0105 ,  H01L2924/01072 ,  H01L2924/01073 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/30105 ,  H01L2924/00

Abstract: 在LSI芯片上层叠多个布线层。各布线层由被施加机械压力的电极、设置在需要机械强度的区域上并形成上述电极的第一绝缘膜、与上述第一绝缘膜形成在同一层上并设置在与上述第一绝缘膜相比不需要机械强度的区域上的第二绝缘膜、在上述第二绝缘膜表面上设置的布线构成。

公开(公告)号：CN101492149B

公开(公告)日：2011-11-02

申请号：CN200910003276.4

申请日：2009-02-01

Applicant: 株式会社东芝

Inventor： 小岛章弘 ,  杉崎吉昭 ,  下冈义明

IPC: H01L23/31 ,  H01L21/56 ,  B81B7/02

CPC classification number: B81B7/0038 ,  B81B2201/0221 ,  B81B2203/04 ,  B81C1/00476

Abstract: 本发明涉及一种构建到半导体集成电路中的电器件。基底包括功能元件。绝缘的第一膜与基底一起形成容纳功能元件的腔体并且包括多个通孔。绝缘的第二膜覆盖所述多个通孔，形成在第一膜上，并且其透气性高于第一膜的透气性。绝缘的第三膜形成在第二膜上，并且其透气性低于第二膜的透气性。绝缘的第四膜形成在第三膜上，并且其弹性高于第三膜的弹性。

公开(公告)号：CN1267992C

公开(公告)日：2006-08-02

申请号：CN02148215.2

申请日：2002-09-27

Applicant: 株式会社东芝

Inventor： 松永范昭 ,  下冈义明 ,  东和幸 ,  柴田英毅

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L24/05 ,  H01L23/5222 ,  H01L23/5329 ,  H01L24/03 ,  H01L2224/05556 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01007 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01039 ,  H01L2924/0105 ,  H01L2924/01072 ,  H01L2924/01073 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/30105 ,  H01L2924/00

Abstract: 本发明揭示一种多层布线结构的半导体器件，该半导体器件包括：设置在形成电容绝缘膜的第一区域上的第一绝缘膜；设置在所述第一区域以外的第二区域上的第二绝缘膜；与所述第二绝缘膜相比，所述第一绝缘膜加热时氢气释放量较少。该半导体器件能防止从绝缘膜排出的氢气引起强介电体存储器和金属-绝缘体-金属电容绝缘膜性能恶化。

公开(公告)号：CN1402344A

公开(公告)日：2003-03-12

申请号：CN02147027.8

申请日：2002-06-12

Applicant: 株式会社东芝

Inventor： 下冈义明 ,  柴田英毅 ,  宮岛秀史 ,  冨冈和广

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L21/76885 ,  H01L21/76807 ,  H01L21/7682 ,  H01L21/76829 ,  H01L21/76834 ,  H01L23/5222 ,  H01L23/5329 ,  H01L2221/1047 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 具有多个布线层的半导体器件具备：第一绝缘膜；形成于该第一绝缘膜上的第一布线层；形成于上述第一布线层上的第二布线层；和设置在第一绝缘膜和所述第一布线层的上面，第二布线层中相邻布线之间和所述第二布线层中布线下侧与所述第一绝缘层和所述第一布线层之间的低相对介电常数的第二绝缘膜。所述半导体器件的制造方法具备：形成第一层间绝缘膜；在所述第一层间绝缘膜中形成多个布线沟；通过将金属膜埋入所述布线沟中来形成多个布线；去除所述布线间的所述第一层间绝缘膜来形成埋入沟；在所述埋入沟中埋入由低介电常数材料构成的第二层间绝缘膜。

公开(公告)号：CN102336392B

公开(公告)日：2015-10-21

申请号：CN201110253951.6

申请日：2009-02-01

Applicant: 株式会社东芝

Inventor： 小岛章弘 ,  杉崎吉昭 ,  下冈义明

IPC: B81C1/00

CPC classification number: B81B7/0038 ,  B81B2201/0221 ,  B81B2203/04 ,  B81C1/00476

Abstract: 本发明涉及一种构建到半导体集成电路中的电器件。基底包括功能元件。绝缘的第一膜与基底一起形成容纳功能元件的腔体并且包括多个通孔。绝缘的第二膜覆盖所述多个通孔，形成在第一膜上，并且其透气性高于第一膜的透气性。绝缘的第三膜形成在第二膜上，并且其透气性低于第二膜的透气性。

公开(公告)号：CN101492149A

公开(公告)日：2009-07-29

申请号：CN200910003276.4

申请日：2009-02-01

Applicant: 株式会社东芝

Inventor： 小岛章弘 ,  杉崎吉昭 ,  下冈义明

IPC: B81B7/02 ,  H01L23/31 ,  H01L21/56

CPC classification number: B81B7/0038 ,  B81B2201/0221 ,  B81B2203/04 ,  B81C1/00476

Abstract: 本发明涉及一种构建到半导体集成电路中的电器件。基底包括功能元件。绝缘的第一膜与基底一起形成容纳功能元件的腔体并且包括多个通孔。绝缘的第二膜覆盖所述多个通孔，形成在第一膜上，并且其透气性高于第一膜的透气性。绝缘的第三膜形成在第二膜上，并且其透气性低于第二膜的透气性。绝缘的第四膜形成在第三膜上，并且其弹性高于第三膜的弹性。

公开(公告)号：CN1184687C

公开(公告)日：2005-01-12

申请号：CN01143944.0

申请日：2001-12-27

Applicant: 株式会社东芝

Inventor： 下冈义明 ,  松永范昭

IPC: H01L23/532 ,  H01L21/768 ,  H01L21/28

CPC classification number: H01L23/5226 ,  H01L21/02126 ,  H01L21/02282 ,  H01L21/02304 ,  H01L21/02307 ,  H01L21/76814 ,  H01L21/76826 ,  H01L21/76828 ,  H01L21/7684 ,  H01L21/76873 ,  H01L21/76877 ,  H01L21/76883 ,  H01L23/53228 ,  H01L23/53238 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一种半导体器件，包括：铜基布线层，其含有铜基金属作为主要组分，且形成在半导体衬底的表面上；以及绝缘层，其形成为包围上述铜基布线层，其中上述Cu基金属含有10-3-1原子%的硫。