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公开(公告)号：CN108122774B
公开(公告)日：2020-09-18
申请号：CN201710950405.5
申请日：2017-10-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 半导体结构包括与多个第二半导体层交错的多个第一半导体层。第一半导体层和第二半导体层具有不同的材料组分。在最上第一半导体层上方形成伪栅极堆叠件。实施第一蚀刻工艺以去除未设置在伪栅极堆叠件下面的第二半导体层的部分，从而形成多个空隙。第一蚀刻工艺在第一半导体层和第二半导体层之间具有蚀刻选择性。之后，实施第二蚀刻工艺以扩大空隙。本发明的实施例还涉及用于全环栅半导体结构的阈值电压调整。
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Patent Agency Ranking
公开(公告)号：CN108074983B
公开(公告)日：2020-10-02
申请号：CN201711020362.7
申请日：2017-10-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 一种制造多栅极半导体器件的方法，该方法包括提供具有多个第一类型外延层和多个第二类型外延层的鳍。在鳍的沟道区中去除第二类型外延层的第一层的第一部分，以在第一类型外延层的第一层和第一类型外延层的第二层之间形成开口。然后在开口中形成具有栅极电介质和栅电极的栅极结构的部分。介电材料形成为邻接栅极结构的该部分。本发明还提供了多栅极半导体器件。
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公开(公告)号：CN113380289A
公开(公告)日：2021-09-10
申请号：CN202110594595.8
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储器电路和将数据写入存储器单元的方法。存储器电路包括具有多个存储器单元的存储阵列，每个存储器单元包括具有铁电层的栅极结构和与该栅极结构相邻的沟道层，沟道层包括金属氧化物材料。驱动器电路被配置为向存储器单元的栅极结构输出栅极电压，栅极电压在第一写入操作中具有正极性和第一幅度，在第二写入操作中具有负极性和第二幅度，并将第二幅度控制为大于第一幅度。
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公开(公告)号：CN113380289B
公开(公告)日：2024-04-05
申请号：CN202110594595.8
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储器电路和将数据写入存储器单元的方法。存储器电路包括具有多个存储器单元的存储阵列，每个存储器单元包括具有铁电层的栅极结构和与该栅极结构相邻的沟道层，沟道层包括金属氧化物材料。驱动器电路被配置为向存储器单元的栅极结构输出栅极电压，栅极电压在第一写入操作中具有正极性和第一幅度，在第二写入操作中具有负极性和第二幅度，并将第二幅度控制为大于第一幅度。
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公开(公告)号：CN108122774A
公开(公告)日：2018-06-05
申请号：CN201710950405.5
申请日：2017-10-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L29/78 , H01L29/06
Abstract: 半导体结构包括与多个第二半导体层交错的多个第一半导体层。第一半导体层和第二半导体层具有不同的材料组分。在最上第一半导体层上方形成伪栅极堆叠件。实施第一蚀刻工艺以去除未设置在伪栅极堆叠件下面的第二半导体层的部分，从而形成多个空隙。第一蚀刻工艺在第一半导体层和第二半导体层之间具有蚀刻选择性。之后，实施第二蚀刻工艺以扩大空隙。本发明的实施例还涉及用于全环栅半导体结构的阈值电压调整。
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公开(公告)号：CN108074983A
公开(公告)日：2018-05-25
申请号：CN201711020362.7
申请日：2017-10-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 一种制造多栅极半导体器件的方法，该方法包括提供具有多个第一类型外延层和多个第二类型外延层的鳍。在鳍的沟道区中去除第二类型外延层的第一层的第一部分，以在第一类型外延层的第一层和第一类型外延层的第二层之间形成开口。然后在开口中形成具有栅极电介质和栅电极的栅极结构的部分。介电材料形成为邻接栅极结构的该部分。本发明还提供了多栅极半导体器件。
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