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公开(公告)号：CN111415904A
公开(公告)日：2020-07-14
申请号：CN202010251060.6
申请日：2014-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8234 , H01L23/522 , H01L23/528 , H01L23/532 , H01L23/535 , H01L27/088 , H01L29/40 , H01L29/423 , H01L29/45 , H01L21/336
Abstract: 本发明提供了一种半导体器件及其形成方法。该半导体器件包括：衬底，具有源极/漏极区域以及位于源极/漏极区域之间的沟道区域；栅极结构，位于衬底上方并邻近沟道区域；源极/漏极接触件，位于源极/漏极区域上方并且电连接至源极/漏极区域；以及位于所述源极/漏极接触件上方的接触件保护层。栅极结构包括栅极堆叠件和间隔件。源极/漏极接触件的顶面低于间隔件的顶面，间隔件的顶面与接触件保护层的顶面基本共面。接触件保护层防止在栅极堆叠件上方形成栅极通孔时栅极堆叠件与源极/漏极区域之间产生意外短路。因此，栅极通孔可以形成在栅极堆叠件的任意部分上方，甚至从俯视角度看时，形成在与沟道区域重叠的区域中。
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公开(公告)号：CN113809046B
公开(公告)日：2025-02-28
申请号：CN202110734479.1
申请日：2021-06-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本公开提供了一种互连结构、半导体结构及其形成方法，该半导体结构包括：衬底；第一金属线，位于所述衬底上方并且沿第一方向延伸；保护层，衬垫所述第一金属线的侧壁；第二金属线，位于所述第一金属线上并且沿所述第一方向延伸；第三金属线，位于所述第二金属线上方并且沿垂直于所述第一方向的第二方向延伸。
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公开(公告)号：CN107146782A
公开(公告)日：2017-09-08
申请号：CN201710114441.8
申请日：2017-02-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本发明实施例公开了一种半导体结构，该半导体结构包含有源区、第一导电线、导电通孔、通过导电通孔与导电线连接的第一导电金属段、设置在有源区的上方的第二导电金属段以及被配置为连接第一导电金属段和第二导电金属段的局部导电段。本发明实施例涉及半导体结构及其制造方法，更具体地涉及用于标准单元的中段制程带。
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公开(公告)号：CN108123700A
公开(公告)日：2018-06-05
申请号：CN201710426206.4
申请日：2017-06-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K3/012
Abstract: 一种被配置成将输入信号锁存至输出信号的触发器电路。所述电路包括：第一锁存电路；以及第二锁存电路，耦合至所述第一锁存电路。在某些实施例中，响应于时钟信号，所述第一锁存电路与所述第二锁存电路被互补地激活以将所述输入信号锁存至所述输出信号，且所述第一锁存电路及所述第二锁存电路分别包括至多两个被配置成接收所述时钟信号的晶体管。
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公开(公告)号：CN105097470A
公开(公告)日：2015-11-25
申请号：CN201410507439.3
申请日：2014-09-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/28 , H01L21/336 , H01L21/768 , H01L23/48 , H01L29/78
CPC classification number: H01L23/5226 , H01L21/768 , H01L21/76819 , H01L21/76829 , H01L21/76879 , H01L21/76895 , H01L21/76897 , H01L21/823418 , H01L21/823437 , H01L21/823475 , H01L23/48 , H01L23/5283 , H01L23/5329 , H01L23/535 , H01L27/088 , H01L29/401 , H01L29/42364 , H01L29/456 , H01L29/665 , H01L29/66583 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种半导体器件及其形成方法。该半导体器件包括：衬底，具有源极/漏极区域以及位于源极/漏极区域之间的沟道区域；栅极结构，位于衬底上方并邻近沟道区域；源极/漏极接触件，位于源极/漏极区域上方并且电连接至源极/漏极区域；以及位于所述源极/漏极接触件上方的接触件保护层。栅极结构包括栅极堆叠件和间隔件。源极/漏极接触件的顶面低于间隔件的顶面，间隔件的顶面与接触件保护层的顶面基本共面。接触件保护层防止在栅极堆叠件上方形成栅极通孔时栅极堆叠件与源极/漏极区域之间产生意外短路。因此，栅极通孔可以形成在栅极堆叠件的任意部分上方，甚至从俯视角度看时，形成在与沟道区域重叠的区域中。
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Patent Agency Ranking
公开(公告)号：CN113690216B
公开(公告)日：2024-04-16
申请号：CN202111005849.4
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L23/528
Abstract: 集成电路结构包括栅极结构组、第一导电结构、第一组通孔和第二组通孔，以及第一组导电结构。该栅极结构组位于第一层级处。第一导电结构在第一方向上延伸，与该栅极结构组重叠并且位于第二层级处。第一组通孔位于栅极结构组和第一导电结构之间。第一组通孔将该栅极结构组连接至第一导电结构。第一组导电结构在第二方向上延伸，与第一导电结构重叠并且位于第三层级处。第二组通孔将第一组导电结构连接至第一导电结构，并且位于第一组导电结构和第一导电结构之间。
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公开(公告)号：CN114927518A
公开(公告)日：2022-08-19
申请号：CN202110805987.4
申请日：2021-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种半导体装置与其制造方法，在部分实施例中，一种制造半导体装置的方法包含在第一介电质材料的第一区域中形成凹槽，此第一介电质材料至少部分地嵌入半导体区域中，此凹槽具有第一表面部分，此第一表面部分由一部份的第一介电质材料在第一方向上与半导体区域间隔开一定距离；在凹槽中沉积第二介电质材料，以形成与第一表面部分成倾斜角定向的第二表面部分；并在凹槽中沉积导电材料。在部分实施例中，此方法进一步包含将半导体区域部分地暴露在第一介电质材料的第二凹槽中，并且在第二凹槽中的第一介电质材料上而不是在半导体区域上选择性地沉积第二介电质材料。
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公开(公告)号：CN107393919B
公开(公告)日：2021-03-16
申请号：CN201710312147.8
申请日：2017-05-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L21/8238
Abstract: 本公开实施例涉及一种形成集成芯片的方法和相关形成方法，该集成芯片具有以不规则间距设置的中段制程(MOL)结构。在一些实施例中，集成芯片具有带有多个源极/漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方，该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距，多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明实施例涉及用于性能增强的伪MOL去除。
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公开(公告)号：CN108183086A
公开(公告)日：2018-06-19
申请号：CN201711212714.9
申请日：2017-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/535 , H01L27/02
CPC classification number: G06F17/5077 , H01L23/5226 , H01L23/5286 , H01L27/0207
Abstract: 集成电路结构包括栅极结构组、第一导电结构、第一组通孔和第二组通孔，以及第一组导电结构。该栅极结构组位于第一层级处。第一导电结构在第一方向上延伸，与该栅极结构组重叠并且位于第二层级处。第一组通孔位于栅极结构组和第一导电结构之间。第一组通孔将该栅极结构组连接至第一导电结构。第一组导电结构在第二方向上延伸，与第一导电结构重叠并且位于第三层级处。第二组通孔将第一组导电结构连接至第一导电结构，并且位于第一组导电结构和第一导电结构之间。
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公开(公告)号：CN107393919A
公开(公告)日：2017-11-24
申请号：CN201710312147.8
申请日：2017-05-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092 , H01L21/8238
Abstract: 本公开实施例涉及一种形成集成芯片的方法和相关形成方法，该集成芯片具有以不规则间距设置的中段制程(MOL)结构。在一些实施例中，集成芯片具有带有多个源极/漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方，该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距，多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明实施例涉及用于性能增强的伪MOL去除。
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