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公开(公告)号：CN113158609B
公开(公告)日：2024-05-28
申请号：CN202110258905.9
申请日：2021-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 生成布局图的方法包括：选择从相应的VG图案到对应的切割栅极部分的第一距离等于或大于第一参考值的栅极图案；并且对于每个选择的栅极图案，将相应的切割栅极部分的尺寸从第一值增大到第二值；第二值产生相应的栅极图案的相应的残余部分的第一类型的悬垂；并且第一类型的悬垂是超出相应的第一最近有源区图案或第二最近有源区图案的相应的残余部分的最小允许量的悬垂。结果是栅极图案的残余部分的相应端部之间的间隙扩大。本发明的实施例还涉及半导体器件及其制造方法。
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公开(公告)号：CN114725092A
公开(公告)日：2022-07-08
申请号：CN202110662569.4
申请日：2021-06-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L27/092 , H01L21/8234 , H01L21/8238
Abstract: 一种半导体元件及其形成方法，半导体元件包括半导体基板。半导体元件包括从半导体基板突出并沿第一方向延伸的第一鳍片。半导体元件包括从半导体基板突出并沿第二方向延伸的第一鳍片。耦合至第一鳍片的第一磊晶源极/漏极区与耦合至第二鳍片的第二磊晶源极/漏极区通过空隙彼此侧向隔开。
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公开(公告)号：CN113594159A
公开(公告)日：2021-11-02
申请号：CN202110481319.0
申请日：2021-04-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 集成电路包括在衬底的背侧上的一电源轨组，第一触发器，第二触发器和第三触发器。该电源轨组在第一方向上延伸，第一触发器包括在第一方向上延伸的第一导电结构组。第二触发器在第一边界处邻接第一触发器。并且包括在第一方向上延伸的第二导电结构组。第三触发器在第二边界处邻接第二触发器。并且包括在第一方向上延伸的第三导电结构组，第一，第二和第三触发器在第一金属层上并且在衬底的与背侧相对的前侧上。第二导电结构组在第二方向上偏离第一边界和第二边界。本发明的实施例还涉及集成电路及其形成方法。
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公开(公告)号：CN112349723A
公开(公告)日：2021-02-09
申请号：CN201911416488.5
申请日：2019-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L29/423 , H01L21/28
Abstract: 本案提供一种集成电路元件，包括多个金属栅极及多个多晶硅栅极，每个金属栅极具有金属电极及高介电常数介电质，每个多晶硅栅极具有多晶硅电极及习用(非高介电常数)介电质。多晶硅栅极已经为作为高压栅极操作进行了改进，此高压栅极包括厚介电层及大于1μm2的面积。具有这些改进的多晶硅栅极可在10V或更高的栅极电压下操作，并且可用于嵌入式记忆体元件中。
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公开(公告)号：CN110649028A
公开(公告)日：2020-01-03
申请号：CN201910184311.0
申请日：2019-03-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11524 , H01L27/11529 , H01L27/11531 , H01L27/1157 , H01L27/11573
Abstract: 本申请的各个实施例涉及IC及其形成方法。在一些实施例中，IC包括集成在衬底中的存储器区和逻辑区。在存储器区上设置多个存储器单元结构。在逻辑区上设置多个逻辑器件。沿逻辑器件的侧壁表面设置侧壁间隔件，但不沿存储器单元结构的侧壁表面设置侧壁间隔件。因此，与在存储器区和逻辑区中同时形成侧壁间隔件的方法相比，扩大了相邻的存储器单元结构之间的层间电介质(ILD)填充窗口。因此，将减少或消除空隙形成，并且将改善器件质量。本发明的实施例还提供了改进填充窗口的方法。
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Patent Agency Ranking
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公开(公告)号：CN115527941A
公开(公告)日：2022-12-27
申请号：CN202210974298.0
申请日：2022-08-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 揭示了一种集成电路结构及其制造方法，集成电路结构包括栅极、第一导电线及一对第二导电线及第一馈通孔。栅极设置于集成电路结构的正面，且在介电层的第一侧上沿第一方向延伸。第一导电线及一对第二导电线设置于介电层的与第一侧相对的第二侧上及集成电路结构的与正面相对的背面上。在布局视图中，第一导电线插在一对第二导电线之间。第一馈通孔在不同于第一方向的第二方向上延伸穿过介电层。第一馈通孔将栅极耦合至第一导电线。
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公开(公告)号：CN114551472A
公开(公告)日：2022-05-27
申请号：CN202210069452.X
申请日：2022-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/118 , H01L21/8238
Abstract: 一种集成电路包括位于衬底上的第一类型有源区域结构、第二类型有源区域结构以及多个栅极导体。该集成电路还包括位于衬底下方的背侧第一导电层中的背侧水平导线、位于背侧第一导电层下方的背侧第二导电层中的背侧垂直导线以及用于电路单元的引脚连接件。引脚连接件直接连接在背侧水平导线和背侧垂直导线之间。背侧水平导线跨越电路单元的垂直边界延伸。本发明的实施例还涉及集成电路的形成方法。
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公开(公告)号：CN113809046A
公开(公告)日：2021-12-17
申请号：CN202110734479.1
申请日：2021-06-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本公开提供了一种互连结构、半导体结构及其形成方法，该半导体结构包括：衬底；第一金属线，位于所述衬底上方并且沿第一方向延伸；保护层，衬垫所述第一金属线的侧壁；第二金属线，位于所述第一金属线上并且沿所述第一方向延伸；第三金属线，位于所述第二金属线上方并且沿垂直于所述第一方向的第二方向延伸。
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公开(公告)号：CN113158609A
公开(公告)日：2021-07-23
申请号：CN202110258905.9
申请日：2021-03-10
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392 , H01L27/02
Abstract: 生成布局图的方法包括：选择从相应的VG图案到对应的切割栅极部分的第一距离等于或大于第一参考值的栅极图案；并且对于每个选择的栅极图案，将相应的切割栅极部分的尺寸从第一值增大到第二值；第二值产生相应的栅极图案的相应的残余部分的第一类型的悬垂；并且第一类型的悬垂是超出相应的第一最近有源区图案或第二最近有源区图案的相应的残余部分的最小允许量的悬垂。结果是栅极图案的残余部分的相应端部之间的间隙扩大。本发明的实施例还涉及半导体器件及其制造方法。
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