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公开(公告)号：CN110795906B
公开(公告)日：2023-11-21
申请号：CN201910651401.6
申请日：2019-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
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公开(公告)号：CN114745004A
公开(公告)日：2022-07-12
申请号：CN202110426471.9
申请日：2021-04-20
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
Abstract: 本发明提供一种帧解码电路和用于执行帧解码的方法。帧同步器接收串行格式的输入时钟信号和输入帧信号以提供输出时钟信号。在对输入帧信号的每两个位的中心点处采样得到此检测到的码且为不是正确类型时，根据检测到的码来调整输出时钟信号的相位移。输入时钟信号利用相位移进行除频以提供输出时钟信号。解串行器单元接收输入帧信号、输入数据、来自帧同步器的输出时钟信号、延时锁定环路时钟信号以解串转换此输入帧信号和输入数据而后输出。
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公开(公告)号：CN110556362B
公开(公告)日：2025-04-18
申请号：CN201910462226.6
申请日：2019-05-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H10D84/03 , H10D84/83
Abstract: 本发明实施例涉及一种集成背侧电源网格的半导体装置及其相关的集成电路与制造方法，所述半导体装置包含衬底、介电区、多个导电区、第一导电轨及导电结构。所述介电区位于所述衬底上。所述多个导电区位于所述介电区上。所述第一导电轨位于所述介电区内，且电连接到所述多个导电区的第一导电区。所述导电结构经布置以穿透所述衬底且形成于所述第一导电轨下方。所述导电结构电连接到所述第一导电轨。
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公开(公告)号：CN110021597A
公开(公告)日：2019-07-16
申请号：CN201811446625.5
申请日：2018-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本发明的实施例描述了非平面半导体器件及其制造方法，非平面半导体器件诸如为具有一个或多个金属轨导体的鳍式场效应晶体管(finFET)。在一些情况下，一个或多个金属轨导体可以电连接至这些非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。
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公开(公告)号：CN114759915A
公开(公告)日：2022-07-15
申请号：CN202110313682.1
申请日：2021-03-24
Applicant: 创意电子股份有限公司 , 台湾积体电路制造股份有限公司
Abstract: 本公开提供一种提供时钟给通信实体层中的解串转换器的电路。电路包含从属延迟锁相回路(DLL)，以接收输入时钟并向解串转换器提供取样时钟。此外，电路还包含主控延迟锁相回路，以接收输入时钟并将控制信号输出到所述从属延迟锁相回路以调整所述从属延迟锁相回路的取样时钟的延迟量。所述主控延迟锁相回路复制从属延迟锁相回路的电路以及回路检测，以决定要输出的控制信号。
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Patent Agency Ranking
公开(公告)号：CN108122984B
公开(公告)日：2020-12-29
申请号：CN201710965516.3
申请日：2017-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/308
Abstract: 本发明的实施例提供了一种用于半导体器件的导体及其制造方法，该方法包括：在基底上形成结构；以及从结构中消除第一组的构件的所选择的部分和第二组的构件的所选择的部分。该结构包括：平行于第一方向布置的覆盖的第一导体；以及平行于覆盖的第一导体布置并且与覆盖的第一导体交织的覆盖的第二导体。覆盖的第一导体组织成至少第一组和第二组。第一组的每个构件均具有第一蚀刻灵敏度的第一盖。第二组的每个构件均具有第二蚀刻灵敏度的第二盖。每个覆盖的第二导体均具有第三蚀刻灵敏度。第一蚀刻灵敏度、第二蚀刻灵敏度和第三蚀刻灵敏度不同。
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公开(公告)号：CN112086449A
公开(公告)日：2020-12-15
申请号：CN202010120919.X
申请日：2020-02-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/48 , H01L23/535
Abstract: 本发明实施例涉及半导体装置、相关方法及布局。本发明实施例涉及一种半导体装置，其包含栅极条、第一金属条及第二金属条。所述第一金属条形成于所述栅极条上方。所述第一金属条共面，且各第一金属条与所述栅极条中的一者十字交叉。所述第二金属条形成于所述第一金属条上方。所述第二金属条共面，且各第二金属条与所述第一金属条中的一者十字交叉。一个第一金属条通过第一接触通路连接到在下方交叉的一个栅极条且不连接到在上方交叉的一个第二金属条。两个相邻栅极条之间的长度为两个相邻第二金属条之间的长度的2倍，且所述一个第一金属条的长度小于两个相邻栅极条之间的所述长度的2.5倍。
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公开(公告)号：CN109599386B
公开(公告)日：2020-11-20
申请号：CN201811132804.1
申请日：2018-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L21/768
Abstract: 本发明描述了一种具有局部互连结构的装置。该装置可包括第一晶体管、第二晶体管、第一互连结构、第二互连结构和第三互连结构。局部互连结构可以耦合至第一晶体管和第二晶体管的栅极端子，并且在与连接至地和电源电压的参考金属线相同的互连层级处进行布线。第一互连结构可以耦合至第一晶体管的源极/漏极端子并且在局部互连结构之上进行布线。第二互连结构可以耦合至第二晶体管的源极/漏极端子并且在局部互连结构之上进行布线。第三互连结构可以在局部互连结构之上并且在与第一互连结构和第二互连结构相同的互连层级处布线。本发明的实施例还提供了局部互连结构、半导体集成电路装置及其制造方法。
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公开(公告)号：CN111128864A
公开(公告)日：2020-05-08
申请号：CN201911056968.5
申请日：2019-10-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种设计布局的方法，包括以下操作，产生数个第一布线轨道，分配至该布局的第一彩色组。产生数个第二布线轨道，分配至该布局的第二彩色组，其中数个第一布线轨道的第一布线轨道在相邻的数个第二布线轨道的数个第二布线轨道之间。指明一彩色缝合区域，该彩色缝合区域连接数个第一布线轨道的受选第一布线轨道与该数个第二布线轨道的受选第一布线轨道，彩色缝合区域代表导电区域，导电区域通过受选第一布线轨道的一暴露部分连接第一导电元件与第二导电元件，受选第一布线轨道代表第一导电元件，受选第二布线轨道代表第二导电元件。
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公开(公告)号：CN108122984A
公开(公告)日：2018-06-05
申请号：CN201710965516.3
申请日：2017-10-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L21/308
Abstract: 本发明的实施例提供了一种用于半导体器件的导体及其制造方法，该方法包括：在基底上形成结构；以及从结构中消除第一组的构件的所选择的部分和第二组的构件的所选择的部分。该结构包括：平行于第一方向布置的覆盖的第一导体；以及平行于覆盖的第一导体布置并且与覆盖的第一导体交织的覆盖的第二导体。覆盖的第一导体组织成至少第一组和第二组。第一组的每个构件均具有第一蚀刻灵敏度的第一盖。第二组的每个构件均具有第二蚀刻灵敏度的第二盖。每个覆盖的第二导体均具有第三蚀刻灵敏度。第一蚀刻灵敏度、第二蚀刻灵敏度和第三蚀刻灵敏度不同。
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