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公开(公告)号：CN108962828B
公开(公告)日：2023-05-23
申请号：CN201710559938.0
申请日：2017-07-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/00 , H01L23/498
Abstract: 一种半导体装置包括衬底。衬底被III‑V族化合物半导体层上覆。衬底包括电路区及密封环区。密封环区环绕电路区。密封环结构设置在密封环区中。密封环结构包括环绕电路区的第一通孔结构。第一通孔结构延伸穿过衬底的一部分及III‑V族化合物半导体层。
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公开(公告)号：CN114255795A
公开(公告)日：2022-03-29
申请号：CN202011311624.7
申请日：2020-11-20
Applicant: 台湾积体电路制造股份有限公司 , 台积电(南京)有限公司 , 台积电(中国)有限公司
Abstract: 本公开涉及存储器器件的控制电路。一种器件包括存储器阵列、位线对、字线、调制电路和控制信号发生器。存储器阵列具有布置在行和列中的多个位单元。每个位线对连接到相应列的位单元。每个字线连接到相应行的位单元。调制电路与至少一个位线对耦合。控制信号发生器与调制电路耦合。控制信号发生器包括跟踪布线，跟踪布线的跟踪长度与字线的深度距离正相关。控制信号发生器被配置为产生控制信号，控制信号参考跟踪长度在第一持续时间内切换到第一电压电平，以用于控制调制电路。还公开了控制上述器件的方法。
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公开(公告)号：CN109215720B
公开(公告)日：2021-03-30
申请号：CN201711279754.5
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储器件及其操作方法。示例性测试环境可以在测试操作模式下操作，以测试由于一个或多个制造缺陷，存储器器件或通信连接至存储器器件的其它电子器件是否如预期或未如预期地操作。测试操作模式包括移位操作模式、捕获操作模式和/或扫描操作模式。在移位操作模式和扫描操作模式下，示例性测试环境将串行输入数据序列传送至存储器器件。在捕获操作模式下，示例性测试环境将并行输入数据序列传送至存储器器件。之后，存储器器件在移位操作模式或捕获操作模式下输送串行输入数据序列或并行输入数据序列来提供输出数据序列或在扫描操作模式下输送串行输入数据序列来提供扫描数据串行输出序列。
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公开(公告)号：CN109256375A
公开(公告)日：2019-01-22
申请号：CN201810419528.0
申请日：2018-05-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 提供了包括用于焊盘开口和沟槽的增强的钝化结构的集成电路(IC)。在一些实施例中，层间介电(ILD)层覆盖衬底并且至少部分地限定沟槽。该沟槽从ILD层的顶部延伸穿过ILD层至衬底。导电焊盘位于ILD层上面。第一钝化层位于ILD层和导电焊盘上面，并且进一步限定导电焊盘上面的焊盘开口。第二钝化层位于ILD层、导电焊盘和第一钝化层上面，并且进一步内衬焊盘开口中的第一钝化层的侧壁和沟槽中的ILD层的侧壁。此外，第二钝化层相对于ILD层具有低湿气或蒸汽渗透率。本发明的实施例还涉及用于焊盘开口和沟槽的钝化结构。
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公开(公告)号：CN109215720A
公开(公告)日：2019-01-15
申请号：CN201711279754.5
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储器件及其操作方法。示例性测试环境可以在测试操作模式下操作，以测试由于一个或多个制造缺陷，存储器器件或通信连接至存储器器件的其它电子器件是否如预期或未如预期地操作。测试操作模式包括移位操作模式、捕获操作模式和/或扫描操作模式。在移位操作模式和扫描操作模式下，示例性测试环境将串行输入数据序列传送至存储器器件。在捕获操作模式下，示例性测试环境将并行输入数据序列传送至存储器器件。之后，存储器器件在移位操作模式或捕获操作模式下输送串行输入数据序列或并行输入数据序列来提供输出数据序列或在扫描操作模式下输送串行输入数据序列来提供扫描数据串行输出序列。
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Patent Agency Ranking
公开(公告)号：CN108962828A
公开(公告)日：2018-12-07
申请号：CN201710559938.0
申请日：2017-07-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/00 , H01L23/498
Abstract: 一种半导体装置包括衬底。衬底被III‑V族化合物半导体层上覆。衬底包括电路区及密封环区。密封环区环绕电路区。密封环结构设置在密封环区中。密封环结构包括环绕电路区的第一通孔结构。第一通孔结构延伸穿过衬底的一部分及III‑V族化合物半导体层。
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公开(公告)号：CN109256375B
公开(公告)日：2020-10-16
申请号：CN201810419528.0
申请日：2018-05-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 提供了包括用于焊盘开口和沟槽的增强的钝化结构的集成电路(IC)。在一些实施例中，层间介电(ILD)层覆盖衬底并且至少部分地限定沟槽。该沟槽从ILD层的顶部延伸穿过ILD层至衬底。导电焊盘位于ILD层上面。第一钝化层位于ILD层和导电焊盘上面，并且进一步限定导电焊盘上面的焊盘开口。第二钝化层位于ILD层、导电焊盘和第一钝化层上面，并且进一步内衬焊盘开口中的第一钝化层的侧壁和沟槽中的ILD层的侧壁。此外，第二钝化层相对于ILD层具有低湿气或蒸汽渗透率。本发明的实施例还涉及用于焊盘开口和沟槽的钝化结构。
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公开(公告)号：CN119495339A
公开(公告)日：2025-02-21
申请号：CN202311041214.9
申请日：2023-08-17
Applicant: 台湾积体电路制造股份有限公司 , 台积电(南京)有限公司
IPC: G11C11/413
Abstract: 一种记忆体装置经提供，且包括记忆体阵列、第一锁存电路至第二锁存电路，及门控电路。读取操作及写入操作分别由内部时脉信号的第一边缘及第二边缘触发。第一锁存电路响应于输入信号及第一锁存时脉信号产生第一输出信号，第一锁存时脉信号的第一边缘基于内部时脉信号的第一边缘产生。第二锁存电路响应于第一输出信号及第二锁存时脉信号产生第二输出信号，第二锁存时脉信号的第一边缘是在第一锁存时脉信号的第一边缘与第二边缘之间。门控电路响应于第二输出信号及所产生的门控时脉产生至记忆体阵列的第三输出信号。
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公开(公告)号：CN118486348A
公开(公告)日：2024-08-13
申请号：CN202410002231.X
申请日：2024-01-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C11/413 , G11C7/12 , G11C7/10 , G11C8/08
Abstract: 本发明的实施例提供了一种存储器电路，包括阵列，所述阵列包括多个存储器单元；驱动器，其可操作地连接到所述阵列并且被配置为提供控制对所述多个存储器单元中的一个或多个的存取的存取信号；以及可操作地连接到驱动器的时序控制器。时序控制器被配置为：接收控制信号；以及响应于所述控制信号从第一逻辑状态转换到第二逻辑状态，在包含第一阶段和第二阶段的单个时钟周期内调整所述存取信号的脉冲宽度，其中所述第一阶段包括读取存储在所述一个或多个存储器单元中的第一存储器单元中的第一数据位，并且所述第二阶段包括将第二数据位写入所述第一存储器单元中。本发明的实施例还提供了一种操作存储器电路的方法。
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公开(公告)号：CN107068193A
公开(公告)日：2017-08-18
申请号：CN201611019498.1
申请日：2016-11-18
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C29/32
CPC classification number: G11C7/10 , G11C7/1045 , G11C29/12 , G11C29/54 , G11C29/70 , G11C29/32 , G11C2029/3202
Abstract: 本发明提供一种集成电路。一种IC包含存储器核心逻辑单元、输出单元及输入单元。所述存储器逻辑单元耦合到多个位格、经配置以控制从所述多个位格的数据读取及到所述多个位格的数据写入。所述输入单元形成于所述集成电路上。所述输出单元形成于所述集成电路上。所述输入单元包含：第二多个多路复用器，其用于信号选择；至少一个锁定锁存器，其用于存储数据且经配置以增加所述数据的保持时间；及至少一个影子锁存器，其经配置以存储所述至少一个锁定锁存器中所存储的所述数据的副本。所述输出单元包含用于信号选择的第一多个多路复用器及用于存储数据的至少一个高相位通过锁存器。
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