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公开(公告)号：CN107462829B
公开(公告)日：2021-05-11
申请号：CN201710341840.8
申请日：2017-05-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 桑迪·库马·戈埃尔 , 李云汉 , 萨曼·M·I·阿扎姆 , 马拉·格绍伊古
IPC: G01R31/3185
Abstract: 一种器件包括第一管芯和堆叠在所述第一管芯之下的第二管芯，所述第一管芯和所述第二管芯之间互连。所述第一管芯或第二管芯中至少一个具有执行功能和提供功能性路径的电路。每个所述第一管芯和第二管芯包括多个锁存器和多个多路复用器，所述多个锁存器包含与每个互连对应的一个锁存器。每个多路复用器分别与所述多个锁存器的相应一个相连，并被设置为从所述功能性路径中接收和选择其中一个扫描测试图案或信号，以在所述第一管芯和第二管芯的扫描链测试期间输出。本发明实施例涉及用于3D集成电路中的互连测试的扫描结构。
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公开(公告)号：CN103578562A
公开(公告)日：2014-02-12
申请号：CN201210395297.7
申请日：2012-10-17
Applicant: 台湾积体电路制造股份有限公司
Inventor： 萨曼·M·I·阿扎姆 , 洪照荣
CPC classification number: G11C29/4401 , G11C17/146 , G11C17/16 , G11C29/785 , G11C2029/4402
Abstract: 本发明描述的修复数据或错误寄存器数据的存储机制的实施例使得来自不同测试阶段的修复数据存储在同一分段中，而没有使用已用过的OTPM单元的风险。所述存储机制采用BISTR模块中的副本修复数据存储。所述BISTR模块中的修复数据存储以及副本修复数据存储使得能够现测试阶段的新修复数据与前一阶段的所述修复数据区分。在所述BISTR模块中的XOR门，以及所述XOR门和所述存储器阵列中的修复数据存储之间的连接线也有助于所述区分。由于新老修复数据(或错误寄存器)的区分，新修复数据可以被存储在与所述已使用的OTPM单元恰好相邻的可用OTPM单元的一个OTPM中，所述已使用的OTPM单元存储了来自上一测试阶段的修复数据。本发明还公开了用于存储器器件的内置自测试和自修复机制。
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公开(公告)号：CN109215720B
公开(公告)日：2021-03-30
申请号：CN201711279754.5
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储器件及其操作方法。示例性测试环境可以在测试操作模式下操作，以测试由于一个或多个制造缺陷，存储器器件或通信连接至存储器器件的其它电子器件是否如预期或未如预期地操作。测试操作模式包括移位操作模式、捕获操作模式和/或扫描操作模式。在移位操作模式和扫描操作模式下，示例性测试环境将串行输入数据序列传送至存储器器件。在捕获操作模式下，示例性测试环境将并行输入数据序列传送至存储器器件。之后，存储器器件在移位操作模式或捕获操作模式下输送串行输入数据序列或并行输入数据序列来提供输出数据序列或在扫描操作模式下输送串行输入数据序列来提供扫描数据串行输出序列。
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公开(公告)号：CN109215720A
公开(公告)日：2019-01-15
申请号：CN201711279754.5
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了存储器件及其操作方法。示例性测试环境可以在测试操作模式下操作，以测试由于一个或多个制造缺陷，存储器器件或通信连接至存储器器件的其它电子器件是否如预期或未如预期地操作。测试操作模式包括移位操作模式、捕获操作模式和/或扫描操作模式。在移位操作模式和扫描操作模式下，示例性测试环境将串行输入数据序列传送至存储器器件。在捕获操作模式下，示例性测试环境将并行输入数据序列传送至存储器器件。之后，存储器器件在移位操作模式或捕获操作模式下输送串行输入数据序列或并行输入数据序列来提供输出数据序列或在扫描操作模式下输送串行输入数据序列来提供扫描数据串行输出序列。
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公开(公告)号：CN108121616A
公开(公告)日：2018-06-05
申请号：CN201711022636.6
申请日：2017-10-27
Applicant: 台湾积体电路制造股份有限公司
Inventor： 萨曼·M·I·阿扎姆 , 拉曼·沙利特-亚兹迪 , 吕士濂
CPC classification number: G06F11/1016 , G06F12/14 , G06F2212/1052
Abstract: 一种电路包括被配置为存储数据单元和奇偶校验位的存储器，所述奇偶校验位基于与存储的数据单元相关联的写入地址。地址端口被配置为接收用于所述存储的数据单元的读取地址。解码电路被配置为从所述读取地址和所述奇偶校验位生成解码写入地址，以及错误检测电路被配置为基于所述解码写入地址和所述读取地址的比较确定是否存在地址错误。本发明还提供了存储器地址保护电路及方法。
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Patent Agency Ranking
公开(公告)号：CN113203944A
公开(公告)日：2021-08-03
申请号：CN202110370328.2
申请日：2017-05-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 桑迪·库马·戈埃尔 , 李云汉 , 萨曼·M·I·阿扎姆 , 马拉·格绍伊古
IPC: G01R31/3185
Abstract: 本发明的实施例提供了一种电子器件，包括：第一管芯，具有设置在其上的第一多个锁存器，其中，所述第一多个锁存器的一个可操作地连接到所述多个第一锁存器的相邻的一个；以及第二管芯，具有设置在其上的第二多个锁存器，其中，所述第二多个锁存器的一个可操作地连接到所述多个第二锁存器的相邻的一个，其中，所述第一管芯上的所述第一多个锁存器的每个锁存器对应于所述第二管芯上的所述第二多个锁存器中的一个锁存器，其中，每组对应的锁存器可操作地连接，并且其中，扫描路径包括含有所述第一多个锁存器和所述第二多个锁存器中的每个的闭环，其中，所述第二多个锁存器的一个通过反相器可操作地连接到所述第二多个锁存器的另一个。本发明的实施例还提供了一种操作电子器件的方法。
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公开(公告)号：CN103578562B
公开(公告)日：2016-11-16
申请号：CN201210395297.7
申请日：2012-10-17
Applicant: 台湾积体电路制造股份有限公司
Inventor： 萨曼·M·I·阿扎姆 , 洪照荣
CPC classification number: G11C29/4401 , G11C17/146 , G11C17/16 , G11C29/785 , G11C2029/4402
Abstract: 本发明描述的修复数据或错误寄存器数据的存储机制的实施例使得来自不同测试阶段的修复数据存储在同一分段中，而没有使用已用过的OTPM单元的风险。所述存储机制采用BISTR模块中的副本修复数据存储。所述BISTR模块中的修复数据存储以及副本修复数据存储使得能够现测试阶段的新修复数据与前一阶段的所述修复数据区分。在所述BISTR模块中的XOR门，以及所述XOR门和所述存储器阵列中的修复数据存储之间的连接线也有助于所述区分。由于新老修复数据(或错误寄存器)的区分，新修复数据可以被存储在与所述已使用的OTPM单元恰好相邻的可用OTPM单元的一个OTPM中，所述已使用的OTPM单元存储了来自上一测试阶段的修复数据。本发明还公开了用于存储器器件的内置自测试和自修复机制。
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公开(公告)号：CN113203944B
公开(公告)日：2024-09-17
申请号：CN202110370328.2
申请日：2017-05-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 桑迪·库马·戈埃尔 , 李云汉 , 萨曼·M·I·阿扎姆 , 马拉·格绍伊古
IPC: G01R31/3185
Abstract: 本发明的实施例提供了一种电子器件，包括：第一管芯，具有设置在其上的第一多个锁存器，其中，所述第一多个锁存器的一个可操作地连接到所述多个第一锁存器的相邻的一个；以及第二管芯，具有设置在其上的第二多个锁存器，其中，所述第二多个锁存器的一个可操作地连接到所述多个第二锁存器的相邻的一个，其中，所述第一管芯上的所述第一多个锁存器的每个锁存器对应于所述第二管芯上的所述第二多个锁存器中的一个锁存器，其中，每组对应的锁存器可操作地连接，并且其中，扫描路径包括含有所述第一多个锁存器和所述第二多个锁存器中的每个的闭环，其中，所述第二多个锁存器的一个通过反相器可操作地连接到所述第二多个锁存器的另一个。本发明的实施例还提供了一种操作电子器件的方法。
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公开(公告)号：CN108121616B
公开(公告)日：2021-03-23
申请号：CN201711022636.6
申请日：2017-10-27
Applicant: 台湾积体电路制造股份有限公司
Inventor： 萨曼·M·I·阿扎姆 , 拉曼·沙利特-亚兹迪 , 吕士濂
Abstract: 一种电路包括被配置为存储数据单元和奇偶校验位的存储器，所述奇偶校验位基于与存储的数据单元相关联的写入地址。地址端口被配置为接收用于所述存储的数据单元的读取地址。解码电路被配置为从所述读取地址和所述奇偶校验位生成解码写入地址，以及错误检测电路被配置为基于所述解码写入地址和所述读取地址的比较确定是否存在地址错误。本发明还提供了存储器地址保护电路及方法。
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公开(公告)号：CN107462829A
公开(公告)日：2017-12-12
申请号：CN201710341840.8
申请日：2017-05-16
Applicant: 台湾积体电路制造股份有限公司
Inventor： 桑迪·库马·戈埃尔 , 李云汉 , 萨曼·M·I·阿扎姆 , 马拉·格绍伊古
IPC: G01R31/3185
CPC classification number: G01R31/3177 , G01R31/2896 , G01R31/31703 , G01R31/318513 , G01R31/318538 , G01R31/318541 , G01R31/31855
Abstract: 一种器件包括第一管芯和堆叠在所述第一管芯之下的第二管芯，所述第一管芯和所述第二管芯之间互连。所述第一管芯或第二管芯中至少一个具有执行功能和提供功能性路径的电路。每个所述第一管芯和第二管芯包括多个锁存器和多个多路复用器，所述多个锁存器包含与每个互连对应的一个锁存器。每个多路复用器分别与所述多个锁存器的相应一个相连，并被设置为从所述功能性路径中接收和选择其中一个扫描测试图案或信号，以在所述第一管芯和第二管芯的扫描链测试期间输出。本发明实施例涉及用于3D集成电路中的互连测试的扫描结构。
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