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公开(公告)号：CN1728383A
公开(公告)日：2006-02-01
申请号：CN200510079599.3
申请日：2005-06-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/04 , H01L21/822
CPC classification number: H01L21/823481 , H01L21/823475
Abstract: 本发明提供一种集成电路结构及制造方法，包括：在半导体衬底上形成隔离场区域；在衬底表面上形成栅电介质层；在栅电介质层上形成栅电极；形成光刻胶且覆盖于主动区域上；选择性地蚀刻虚拟图案；选择性地蚀刻虚拟衬底；接着移除光刻胶；在沿着该栅电极与该栅电介质层的相对边墙上形成一对间隙壁；在衬底表面上形成源极和漏极；在栅电极、源极和汲极上形成硅化金属；随后形成内层电介质层；接着形成一接触开口及金属线路。本发明利用CMP平坦化处理，其并不会在金属线路与虚拟图案之间伴随增加寄生电容。
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公开(公告)号：CN111244038B
公开(公告)日：2022-12-02
申请号：CN201911194723.9
申请日：2019-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 本公开实施例提供一种半导体装置的制造方法及半导体装置，该半导体装置的制造方法包括：于基板上形成多个交替层堆叠；从多个交替层堆叠建构多个纳米片；且于多个纳米片之上形成多个栅极介电质。此方法能够调整纳米片的宽度、厚度、间距与堆叠数量，并可用于单一基板上。此设计弹性设计对电路性能与功率运用的设计最佳化提供广泛的调整范围。
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公开(公告)号：CN105957857A
公开(公告)日：2016-09-21
申请号：CN201610395613.9
申请日：2010-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/525
CPC classification number: H01L23/5256 , H01L2924/0002 , H01L2924/00 , H01L23/5226
Abstract: 本发明公开了熔丝结构，依据一实施例，该熔丝结构包括阳极、阴极、熔断体设置于阳极与阴极之间，以及多个阴极连接器耦接至阴极，每个阴极连接器等于或大于耦接至有源元件的接触窗的最小特征尺寸的约两倍。本发明的熔丝结构更坚固耐用，能够降低在公知的单一接触窗中被隔绝的大电流，并使得熔丝结构具有更强健的电子迁移能力，使得接触窗内或上方的金属较不可能迁移至熔断体，并使得熔丝结构短路。
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公开(公告)号：CN102074547A
公开(公告)日：2011-05-25
申请号：CN201010514753.6
申请日：2010-10-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/525 , G11C17/16
CPC classification number: H01L23/5256 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开了熔丝结构，依据一实施例，该熔丝结构包括阳极、阴极、熔断体设置于阳极与阴极之间，以及多个阴极连接器耦接至阴极，每个阴极连接器等于或大于耦接至有源元件的接触窗的最小特征尺寸的约两倍。本发明的熔丝结构更坚固耐用，能够降低在公知的单一接触窗中被隔绝的大电流，并使得熔丝结构具有更强健的电子迁移能力，使得接触窗内或上方的金属较不可能迁移至熔断体，并使得熔丝结构短路。
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公开(公告)号：CN101814491A
公开(公告)日：2010-08-25
申请号：CN201010121640.X
申请日：2010-02-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/525
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种集成电路与其系统，包含位于衬底上方的熔丝(Fuse)。该熔丝具有第一端、第二端和位于第一端与第二端间的中间部分。第一虚设图案(Dummy Pattern)被设置相邻于熔丝的中间部分的每一侧。
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Patent Agency Ranking
公开(公告)号：CN101286184A
公开(公告)日：2008-10-15
申请号：CN200810086695.4
申请日：2008-03-26
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/505 , G06F2217/14
Abstract: 本发明提出一种以网络为基础的集成电路测试线产生方法与系统。此系统包括用以产生并传送一请求的使用者界面以及用以自使用者界面接收请求的一测试线产生器，其中上述请求详细指明测试线所需的配置，测试线产生器根据请求产生包括测试线所需的信息的一布局数据库。
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公开(公告)号：CN111244038A
公开(公告)日：2020-06-05
申请号：CN201911194723.9
申请日：2019-11-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/8238 , H01L27/088 , H01L27/092
Abstract: 本公开实施例提供一种半导体装置的制造方法及半导体装置，该半导体装置的制造方法包括：于基板上形成多个交替层堆叠；从多个交替层堆叠建构多个纳米片；且于多个纳米片之上形成多个栅极介电质。此方法能够调整纳米片的宽度、厚度、间距与堆叠数量，并可用于单一基板上。此设计弹性设计对电路性能与功率运用的设计最佳化提供广泛的调整范围。
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公开(公告)号：CN106816171B
公开(公告)日：2019-05-07
申请号：CN201610663270.X
申请日：2016-08-12
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00 , H01L27/112
Abstract: 本发明公开一种反熔丝存储器架构以及反熔丝存储器操作方法，该反熔丝存储器架构包括一字元线、一位元线以及一反熔丝单元。反熔丝单元包括一读取装置，读取装置包括连接至字元线的一第一栅极电极、位于第一栅极电极的下方的一第一栅极介电层、连接至位元线的一漏极区以及一源极区。第一栅极介电层具有一第一厚度。漏极区以及源极区是位于第一栅极电极相对的两侧。反熔丝单元还包括一编程装置，编程装置包括连接至字元线的一第二栅极电极、设置于第二栅极电极的下方的一第二栅极介电层。第二栅极介电层具有小于第一厚度的一第二厚度。编程装置还包括一第一源极/漏极区，连接至源极区。
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公开(公告)号：CN103915486B
公开(公告)日：2017-03-01
申请号：CN201310684897.X
申请日：2013-12-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/41 , H01L29/861
CPC classification number: H01L29/7848 , H01L21/0257 , H01L21/26513 , H01L21/823814 , H01L21/823821 , H01L21/823871 , H01L21/823878 , H01L27/0924 , H01L29/1608 , H01L29/161 , H01L29/165 , H01L29/201 , H01L29/66136 , H01L29/861
Abstract: 本发明涉及高效率的FinFET二极管及其制造方法，该FinFET二极管设计为解决由有效面积减少引起的传统FinFET二极管的劣化问题。FinFET二极管具有掺杂衬底、两组分隔开的基本平行等距细长的半导体鳍结构、形成在两组鳍结构之间且用于鳍结构间的绝缘的电介质层、垂直横过两组鳍结构的多个基本等距及平行的细长栅极结构、以及分别纵向地形成在两组鳍结构之上的两组半导体带。两组半导体带掺杂为具有相反的导电类型：p型和n型。FinFET二极管还具有形成在半导体带之上的金属接触件。在一个实施例中，半导体带可通过外延生长和原位掺杂与鳍结构整体形成。
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公开(公告)号：CN101814491B
公开(公告)日：2011-10-12
申请号：CN201010121640.X
申请日：2010-02-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L23/525
CPC classification number: H01L2924/0002 , H01L2924/00
Abstract: 本发明涉及一种集成电路与其系统，包含位于衬底上方的熔丝(Fuse)。该熔丝具有第一端、第二端和位于第一端与第二端间的中间部分。第一虚设图案(Dummy Pattern)被设置相邻于熔丝的中间部分的每一侧，其中该第一虚设图案包含二第一线条，该些第一线条是平行于该熔丝的该中间部分，该些第一线条间具有相邻于该熔丝的该中间部分的一第一空隙，当该熔丝被熔化时，熔融的熔丝材料会迁移至该些第一线条其中至少一者，而该第一空隙能将该些第一线条隔离，以保持电流路径为开路。
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