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公开(公告)号：CN101487973B
公开(公告)日：2012-05-30
申请号：CN200810169112.4
申请日：2008-10-27
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/36 , G03F1/80 , H01L27/0203
Abstract: 本发明公开了一种注入虚置图案的方法及掩模，该方法包括提供包括主要图案的窗口区，其中主要图案包括具有第一结构类型的第一图案及具有第二结构类型的第二图案，且第一结构类型与第二结构类型是不同的类型，全面性地于窗口区注入第一虚置图案，其中第一虚置图案为第一结构类型的虚置图案，放大主要图案以产生放大型主要图案，其中放大型主要图案占据窗口区的放大区域，自第一虚置图案移除第一虚置图案位于放大区域中的部分，以产生第一反相虚置图案，及结合主要图案中的第一图案与第一反相虚置图案，以产生第一结构类型的第一掩模图案。本发明中GDS文件尺寸增加可缩到最小，虚置图案的注入加快，减少产品定案负担，并可较佳的保护技术机密。
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公开(公告)号：CN101286184A
公开(公告)日：2008-10-15
申请号：CN200810086695.4
申请日：2008-03-26
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G06F17/505 , G06F2217/14
Abstract: 本发明提出一种以网络为基础的集成电路测试线产生方法与系统。此系统包括用以产生并传送一请求的使用者界面以及用以自使用者界面接收请求的一测试线产生器，其中上述请求详细指明测试线所需的配置，测试线产生器根据请求产生包括测试线所需的信息的一布局数据库。
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公开(公告)号：CN107564828B
公开(公告)日：2020-04-28
申请号：CN201710454661.5
申请日：2017-06-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供了插入预设计的填料单元作为标准填料单元的替代物的方法，该方法包括：识别多个功能单元中的至少一个间隙。在一些实施例中，将预设计的填料单元插入至少一个间隙内。举例来说，预设计的填料单元包括具有与特定故障模式相关联的图案的布局设计。在各个实施例中，对半导体衬底上的层进行图案化，从而将布局设计的图案转印到半导体衬底上的层。此后，使用电子束(e束)检查工艺来检查图案化的层。本发明实施例涉及集成电路填料及其方法。
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公开(公告)号：CN110610889A
公开(公告)日：2019-12-24
申请号：CN201910019116.2
申请日：2019-01-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/68 , H01L23/544 , H01L21/66
Abstract: 本揭露提供了用于叠对测量的集成电路和方法。在一个实施例中，集成电路包括多个功能单元，多个功能单元包括与多个功能单元中的至少一个功能单元相邻设置的至少一个间隙，以及设置在至少一个间隙内的第一叠对测试图案单元，其中第一叠对测试图案单元包括沿第一方向以第一间距设置的第一数量的图案。第一个间距小于人类可见光的全光谱上的最小波长。
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公开(公告)号：CN101276804B
公开(公告)日：2011-02-02
申请号：CN200810087409.6
申请日：2008-03-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L21/66
CPC classification number: G01R31/2884 , G01R31/2831 , G01R31/2891 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种半导体装置测试线结构、集成电路测试线结构与测试方法。其中，执行集成电路测试的测试线结构包括形成于半导体基底上的切割道区或集成电路晶粒区的测试线接合焊盘阵列、多个形成于接合焊盘区下的测试装置、以及选择性耦接一个测试装置的选择电路。测试线结构将大量的测试装置跨接相同数量的接合焊盘，用以进行参数、可靠度以及功能测试。在传统集成电路测试器中的源测量单元用以在测试装置端点感测并施加预先决定的测试条件，并且在被选择的装置上执行准确的凯式测试。本发明可存取大量的测试装置并产生高准确度的测试参数。
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Patent Agency Ranking
公开(公告)号：CN107564828A
公开(公告)日：2018-01-09
申请号：CN201710454661.5
申请日：2017-06-15
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供了插入预设计的填料单元作为标准填料单元的替代物的方法，该方法包括：识别多个功能单元中的至少一个间隙。在一些实施例中，将预设计的填料单元插入至少一个间隙内。举例来说，预设计的填料单元包括具有与特定故障模式相关联的图案的布局设计。在各个实施例中，对半导体衬底上的层进行图案化，从而将布局设计的图案转印到半导体衬底上的层。此后，使用电子束(e束)检查工艺来检查图案化的层。本发明实施例涉及集成电路填料及其方法。
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公开(公告)号：CN103489807B
公开(公告)日：2017-10-27
申请号：CN201210359849.9
申请日：2012-09-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/66 , H01L23/544
CPC classification number: G01R1/07364 , G01R1/06705 , G01R31/2887 , G01R31/2891 , H01L23/544 , H01L2223/54426 , H01L2223/54453 , H01L2223/5446 , H01L2924/00 , H01L2924/0002
Abstract: 公开了对准诸如晶圆级测试探针的探针和晶圆接触件的系统和方法。一种示例性方法包括在晶圆测试系统接收包括多个对准接触件的晶圆和包括多个探测点的探针卡。接收历史偏差校正。基于该历史偏差校正，确定探针卡相对于晶圆的方位值。使用方位值对准探针卡和晶圆以试图使得第一探测点接触第一对准接触件。评价第一探测点和第一对准接触件的连接性。利用对准的探针卡实施晶圆的电测试，以及基于方位值更新历史偏差校正。
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公开(公告)号：CN101661924A
公开(公告)日：2010-03-03
申请号：CN200910168067.5
申请日：2009-08-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/544 , H01L23/52 , G01R31/27
CPC classification number: H01L22/34 , H01L2924/0002 , H01L2924/00
Abstract: 集成电路结构包括：半导体晶片；在半导体晶片里的集成电路器件；和在半导体晶片的上表面上的并且连接到集成电路器件的多个测试焊点。测试焊点成对分组，在同一对中的测试焊点相互连接。
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公开(公告)号：CN101487973A
公开(公告)日：2009-07-22
申请号：CN200810169112.4
申请日：2008-10-27
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: G03F1/36 , G03F1/80 , H01L27/0203
Abstract: 本发明公开了一种注入虚置图案的方法及掩模，该方法包括提供包括主要图案的窗口区，其中主要图案包括具有第一结构类型的第一图案及具有第二结构类型的第二图案，且第一结构类型与第二结构类型是不同的类型，全面性地于窗口区注入第一虚置图案，其中第一虚置图案为第一结构类型的虚置图案，放大主要图案以产生放大型主要图案，其中放大型主要图案占据窗口区的放大区域，自第一虚置图案移除第一虚置图案位于放大区域中的部分，以产生第一反相虚置图案，及结合主要图案中的第一图案与第一反相虚置图案，以产生第一结构类型的第一掩模图案。本发明中GDS文件尺寸增加可缩到最小，虚置图案的注入加快，减少产品定案负担，并可较佳的保护技术机密。
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公开(公告)号：CN103489807A
公开(公告)日：2014-01-01
申请号：CN201210359849.9
申请日：2012-09-24
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/66 , H01L23/544
CPC classification number: G01R1/07364 , G01R1/06705 , G01R31/2887 , G01R31/2891 , H01L23/544 , H01L2223/54426 , H01L2223/54453 , H01L2223/5446 , H01L2924/00 , H01L2924/0002
Abstract: 公开了对准诸如晶圆级测试探针的探针和晶圆接触件的系统和方法。一种示例性方法包括在晶圆测试系统接收包括多个对准接触件的晶圆和包括多个探测点的探针卡。接收历史偏差校正。基于该历史偏差校正，确定探针卡相对于晶圆的方位值。使用方位值对准探针卡和晶圆以试图使得第一探测点接触第一对准接触件。评价第一探测点和第一对准接触件的连接性。利用对准的探针卡实施晶圆的电测试，以及基于方位值更新历史偏差校正。
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