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公开(公告)号：CN106449450A
公开(公告)日：2017-02-22
申请号：CN201611019715.7
申请日：2016-11-17
Applicant: 中国科学院微电子研究所
IPC: H01L21/603
CPC classification number: H01L24/27 , H01L24/83 , H01L2224/2712 , H01L2224/2745 , H01L2224/83203
Abstract: 本发明公开了一种用于双栅器件的键合方法。本方法包括：在器件功能层面向器件衬底层的一面制作上金属层；在器件衬底层面向器件功能层的一面制作绝缘层；在器件衬底绝缘层上制作下金属层；将洁净处理后的上下金属层通过金属键合方法键合起来，形成背栅金属层；在器件功能层上进行后续的器件制作工艺。本发明通过上下金属层间的键合，同时实现了背栅金属的制作与器件和衬底结构间的键合，无须增加额外的金属键合层，所形成的背栅金属层厚度可以与设计要求极为贴近，并不增加器件结构的寄生电阻与寄生电容。键合形成的中间层很小，背栅金属的功函数基本不受影响。
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公开(公告)号：CN106328522A
公开(公告)日：2017-01-11
申请号：CN201610817646.8
申请日：2016-09-12
Applicant: 中国科学院微电子研究所
IPC: H01L21/335 , H01L21/285 , H01L29/778
CPC classification number: H01L29/66462 , H01L21/285 , H01L21/28575 , H01L29/7789
Abstract: 本发明公开了一种类Fin结构III-V族半导体场效应晶体管。所述晶体管主要包括衬底、氧化层、缓冲层，其中氧化层生长于衬底上并刻蚀有凹槽，缓冲层形成于刻蚀凹槽中且表面凸出于凹槽。本发明公开的类Fin结构III-V族半导体场效应晶体管不仅能够实现低的界面态密度，提高沟道迁移率，降低沟道中载流子的散射，而且能够有效抑制器件的短沟道效应和DIBL效应，在高速、低功耗和高迁移率上，满足了CMOS技术的应用需求。
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公开(公告)号：CN106098689A
公开(公告)日：2016-11-09
申请号：CN201610402612.2
申请日：2016-06-08
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L29/10 , H01L29/161 , H01L29/201 , H01L23/538
CPC classification number: H01L27/0922 , H01L23/5386 , H01L29/1054 , H01L29/161 , H01L29/201
Abstract: 本发明属于半导体集成技术领域，具体提供一种三维集成CMOS集成单元，该三维集成CMOS集成单元采用单芯片三维集成的方式将高电子迁移率的铟镓砷沟道NMOSFET和高空穴迁移率的应变硅锗沟道PMOSFET三维集成在单晶硅衬底上，铟镓砷沟道NMOSFET和应变硅锗沟道PMOSFET的通孔互连技术可以与源漏接触的通孔互连技术工艺相同。本发明能够有效避免常规通孔硅(TSV)技术晶圆级封装技术引入的对准误差，提高CMOS集成技术的集成度，减小不同沟道器件间互连引线延迟，具有取代传统硅基CMOS器件的潜力，在后摩尔时代具有实际的应用价值。
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公开(公告)号：CN106328522B
公开(公告)日：2019-08-16
申请号：CN201610817646.8
申请日：2016-09-12
Applicant: 中国科学院微电子研究所
IPC: H01L21/335 , H01L21/285 , H01L29/778
Abstract: 本发明公开了一种类Fin结构III‑V族半导体场效应晶体管。所述晶体管主要包括衬底、氧化层、缓冲层，其中氧化层生长于衬底上并刻蚀有凹槽，缓冲层形成于刻蚀凹槽中且表面凸出于凹槽。本发明公开的类Fin结构III‑V族半导体场效应晶体管不仅能够实现低的界面态密度，提高沟道迁移率，降低沟道中载流子的散射，而且能够有效抑制器件的短沟道效应和DIBL效应，在高速、低功耗和高迁移率上，满足了CMOS技术的应用需求。
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公开(公告)号：CN106298886B
公开(公告)日：2019-05-31
申请号：CN201610868474.7
申请日：2016-09-29
Applicant: 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/78 , H01L21/336 , H01L27/02
Abstract: 本发明公开了一种垂直集成双栅MOSFET结构及其制备方法。所述垂直集成双栅MOSFET结构相比传统平面MOSFET结构，采用具有高电子迁移率/高空穴迁移率的III‑V族半导体材料作为沟道材料；采用双栅结构有效提高了MOSFET器件的栅控能力，减小了短沟道效应等的影响；垂直方向集成NMOS和PMOS，增加了单位晶圆面积上器件的集成度；采用垂直通孔实现垂直方向的器件互联，有效减小互联引线的长度，提升器件工作速度。本发明所提供的垂直集成双栅MOSFET结构在后摩尔时代CMOS集成技术和高性能III‑V族半导体器件方面具有重要的应用价值。
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Patent Agency Ranking
公开(公告)号：CN106298878A
公开(公告)日：2017-01-04
申请号：CN201610862149.X
申请日：2016-09-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/20 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本发明公开了一种双栅MOSFET结构及其制备方法，属于半导体集成技术领域。所述双栅MOSFET结构自下而上为第一栅金属层、III-V族半导体沟道层、III-V族半导体源漏层、第二栅金属层，所述第一栅金属层和第二栅金属层构成双栅结构；所述III-V族半导体沟道层和III-V族半导体源漏层采用III-V族半导体材料。本发明采用双栅结构可以有效提高MOSFET器件的栅控能力，减小短沟道效应等的影响。本发明采用通孔技术实现背栅结构可以有效减小寄生电容，提高了器件的射频特性。本发明的所述MOSFET结构集成在硅衬底上，可以与其他硅基CMOS集成器件实现单片集成。
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公开(公告)号：CN106298780A
公开(公告)日：2017-01-04
申请号：CN201610854667.7
申请日：2016-09-27
Applicant: 中国科学院微电子研究所
IPC: H01L27/092 , H01L21/77
CPC classification number: H01L27/0922 , H01L21/77
Abstract: 本发明公开了一种InP衬底MOSCAP的结构及其制备方法。所述方法包括：S1、在InP衬底片上沉积的Al2O3栅介质(102)；S2、在Al2O3栅介质表面上进行N2等离子处理形成的AlON钝化层(104)；S4、在高K栅介质上形成的金属栅结构(105)。本发明通过Al2O3栅介质表面进行N2等离子处理形成AlON钝化层，在AlON钝化层上生长高K栅介质，从而有效的修复Al2O3栅介质中的缺陷，极大的改善栅介质的质量，降低栅极漏电同时减小EOT，提高器件可靠性，大幅提高III-V族半导体MOS的电学性能。(103)；S3、在AlON钝化层上沉积的高K栅介质
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公开(公告)号：CN103700620A
公开(公告)日：2014-04-02
申请号：CN201310733672.9
申请日：2013-12-26
Applicant: 中国科学院微电子研究所
IPC: H01L21/768 , H01L21/8238
CPC classification number: H01L21/28512 , H01L21/2855 , H01L29/45
Abstract: 本发明公开了一种制作金属与n型半导体锗源漏接触的方法，该方法包括：清洗n型半导体单晶锗片；在该清洗后的锗片上沉积NiSn合金；以及在氮气的氛围下进行退火合金化，形成NiSnGe合金，从而得到NiSnGe与n型半导体锗的源漏接触。本发明提供的制作金属与半导体锗源漏接触的方法，是在金属与n型锗接触之间引入应变元素Sn，降低了接触的势垒高度，使得在n型锗上能实现较低电阻率的接触，解决了采用锗作为沟道材料的器件的源漏接触问题，从而进一步提高半导体锗MOS器件的性能。
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公开(公告)号：CN103700581A
公开(公告)日：2014-04-02
申请号：CN201310737885.9
申请日：2013-12-26
Applicant: 中国科学院微电子研究所
IPC: H01L21/28 , H01L21/336
CPC classification number: H01L21/28 , H01L21/28512 , H01L29/45
Abstract: 本发明公开了一种制作金属与n型半导体锗源漏接触的方法，该方法包括：清洗n型半导体单晶锗片；利用含硫的钝化液对该n型半导体单晶锗片的表面进行钝化；以及在该钝化后的n型半导体单晶锗片表面沉积金属作为源漏接触。本发明提供的制作金属与半导体锗源漏接触的方法，是在金属与n型锗接触之间引入钝化层，使得在n型锗上能实现较低电阻率的接触，能解决采用锗作为沟道材料的器件的源漏问题，从而进一步提高半导体锗MOS器件的性能。
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公开(公告)号：CN106298878B
公开(公告)日：2019-12-10
申请号：CN201610862149.X
申请日：2016-09-28
Applicant: 中国科学院微电子研究所
IPC: H01L29/20 , H01L29/423 , H01L29/78 , H01L21/336
Abstract: 本发明公开了一种双栅MOSFET结构及其制备方法，属于半导体集成技术领域。所述双栅MOSFET结构自下而上为第一栅金属层、III‑V族半导体沟道层、III‑V族半导体源漏层、第二栅金属层，所述第一栅金属层和第二栅金属层构成双栅结构；所述III‑V族半导体沟道层和III‑V族半导体源漏层采用III‑V族半导体材料。本发明采用双栅结构可以有效提高MOSFET器件的栅控能力，减小短沟道效应等的影响。本发明采用通孔技术实现背栅结构可以有效减小寄生电容，提高了器件的射频特性。本发明的所述MOSFET结构集成在硅衬底上，可以与其他硅基CMOS集成器件实现单片集成。
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