公开(公告)号：CN110890272A

公开(公告)日：2020-03-17

申请号：CN201911163490.6

申请日：2019-11-22

Applicant: 中国科学院微电子研究所

Inventor： 翟明龙 ,  黄凯亮 ,  孙兵 ,  赵妙 ,  常虎东 ,  刘洪刚

IPC: H01L21/02 ,  H01L21/34

Abstract: 本发明提供了一种氧化铪基铁电薄膜的制备工艺，通过与现行半导体技术相兼容的工艺制备具有铁电性的氧化铪基薄膜，氧化铪基薄膜通过沉积系统沉积在衬底上，然后沉积无机非金属材料薄膜作为氧化铪基薄膜退火前的顶部覆盖层，经快速热退火后，采用腐蚀或者刻蚀工艺去除顶部覆盖层，从而获得具有铁电特性的氧化铪基薄膜。采用无机非金属材料薄膜作为覆盖层，所述无机非金属材料覆盖层典型物质为氧化硅，氮化硅和氧化铝中的一种或几种的组合，铁电薄膜为氧化铪基薄膜。可以应用于半导体器件相关铁电电容器以及铁电存储器、负电容晶体管等器件，可以有效的改善铁电薄膜的工艺兼容性，改善薄膜的剩余极化性能，从而拓展氧化铪基铁电薄膜的应用。

公开(公告)号：CN110600414A

公开(公告)日：2019-12-20

申请号：CN201910708994.5

申请日：2019-08-01

Applicant: 中国科学院微电子研究所

Inventor： 常虎东 ,  孙兵 ,  翟明龙 ,  苏永波 ,  丁芃 ,  刘洪刚 ,  金智 ,  刘新宇

IPC: H01L21/68 ,  H01L21/762

Abstract: 本申请提供一种晶圆异构对准方法及装置，通过在硅基CMOS晶圆上的预设位置刻蚀第一对准标记背孔，在化合物半导体晶圆衬底背面刻蚀第二对准标记背孔，所述第二对准标记与所述第一对准标记的形状相同且相互嵌套，然后将所述化合物半导体晶圆倒扣放置于所述硅基CMOS晶圆之上，利用光刻机背面光刻原理，将所述第一对准标记和所述第二对准标记对准，以实现两个晶圆片正面图形区域对准，本申请通过简单的光刻机背面光刻原理，通过两个晶圆上背孔间的对准，实现了CMOS芯片和化合物半导体材料晶圆级的高效、高精度对准，有效的减少了化合物半导体材料的浪费和损耗。

公开(公告)号：CN110534417A

公开(公告)日：2019-12-03

申请号：CN201910683606.2

申请日：2019-07-26

Applicant: 中国科学院微电子研究所

Inventor： 常虎东 ,  孙兵 ,  苏永波 ,  刘洪刚

IPC: H01L21/18 ,  H01L21/8238 ,  H01L27/092

Abstract: 本发明涉及半导体制造领域，具体涉及一种硅基半导体与化合物半导体异构集成方法及异构集成器件，包括下列步骤：在硅基半导体的表面沉积三氧化二铝介质层；在所述三氧化二铝介质层的表面沉积铝层，备用；在化合物半导体的表面沉积三氧化二铝介质层；对沉积有三氧化二铝介质层的化合物半导体进行氧离子注入，备用；将上述备用的硅基半导体与化合物半导体键合在一起。本发明实现硅基半导体与化合物半导体良好的键合，避免了金属键合存在的金属层对半导体材料的影响，极大提高键合效率和器件质量。

公开(公告)号：CN110517948A

公开(公告)日：2019-11-29

申请号：CN201910683597.7

申请日：2019-07-26

Applicant: 中国科学院微电子研究所

Inventor： 常虎东 ,  孙兵 ,  翟明龙 ,  苏永波 ,  丁芃 ,  刘洪刚 ,  金智 ,  刘新宇

IPC: H01L21/02

Abstract: 本发明涉及一种硅衬底上外延InP半导体的方法及制得的半导体器件。该方法包括下列步骤：在硅基半导体上依次沉积SiO2和Al2O3介质层；在所述SiO2和Al2O3介质层上刻蚀出介质槽；以所述SiO2和Al2O3介质层为掩模，干法刻蚀所述硅基半导体，形成硅的V型槽；腐蚀去掉所述Al2O3介质层；在所述硅的V型槽上采用选区外延的方法低温生长GaAs层；在所述GaAs层上低温生长InxGayP层；在所述InxGayP层上低温生长InP层；在所述低温生长的InP层上高温生长InP层。本发明能有效减少InP外延缺陷，提高材料质量。

公开(公告)号：CN106711194B

公开(公告)日：2019-08-20

申请号：CN201611243062.0

申请日：2016-12-28

Applicant: 中国科学院微电子研究所

Inventor： 王盛凯 ,  李跃 ,  刘洪刚 ,  马磊 ,  孙兵 ,  常虎东 ,  王博

IPC: H01L29/10 ,  H01L29/20 ,  H01L21/336 ,  H01L29/78

Abstract: 一种环栅场效应晶体管及其制备方法，制备方法包括：在衬底上形成第一栅介质层、沟道层、第二界面控制层、源漏层和一半导体材料层；刻蚀去除半导体材料层，并在沟道区纵向方向刻蚀形成一凸字形结构，凸出部分刻蚀至第二界面控制层，两侧刻蚀至第一栅介质层；在沟道区凸出部分的两侧壁生长第三界面控制层，且在间隔源区和漏区一定距离的凸出部分的上表面自下而上形成第二栅介质层和第二栅金属层，并延伸至第三界面控制层的侧壁和凸出部分两侧平台的上表面；在源区和漏区的源漏层上表面靠外侧部分形成源漏金属层。本发明提出的晶体管可有效减少沟道散射，提高沟道载流子迁移率、栅控能力和电流驱动能力，有效抑制短沟道效应和DIBL效应。

公开(公告)号：CN106330109B

公开(公告)日：2019-02-12

申请号：CN201610793670.2

申请日：2016-08-31

Applicant: 中国科学院微电子研究所

Inventor： 刘洪刚 ,  夏庆贞 ,  常虎东 ,  孙兵 ,  王盛凯

IPC: H03F1/32 ,  H03F3/21

Abstract: 本发明提供一种共源共栅放大电路及功率放大器。所述共源共栅放大电路包括晶体管M1和晶体管M2，M1和M2均为GaAs‑MOSHEMT，所述M1的源极接地，所述M1的栅极作为所述共源共栅放大电路的信号输入端Vin，所述M1的栅极通过扼流电感L1连接负电压源VSS1，所述M1的漏极通过扼流电感L4连接正电压源VDD1，所述M1的漏极通过隔直电容C2连接所述M2的源极，所述M2的源极通过扼流电感L5接地，所述M2的栅极通过扼流电感L2连接负电压源VSS1，所述M2的栅极通过栅极电容C1接地，所述M2的漏极作为放大电路的信号输出端Vout，所述M2的漏极通过扼流电感L3连接正电压源VDD2。本发明的技术方案无需引入额外的升压模块，从而在保证较好的功率放大性能的前提下，降低了设计的复杂度。

公开(公告)号：CN106601740A

公开(公告)日：2017-04-26

申请号：CN201611226809.1

申请日：2016-12-27

Applicant: 中国科学院微电子研究所

Inventor： 常虎东 ,  刘洪刚 ,  夏庆贞 ,  孙兵 ,  王盛凯

IPC: H01L27/092 ,  H01L29/10 ,  H01L21/20

CPC classification number: H01L27/0922 ,  H01L21/2007 ,  H01L29/1079

Abstract: 本发明提供一种硅基InGaAs沟道双栅COMS器件。本发明采用介质键合方法实现硅基半导体材料与InGaAs沟道双栅CMOS器件的集成，以提高CMOS器件的异构集成度，且双栅结构能够实现器件的低功耗工作，且器件的阈值电压调节更容易。

公开(公告)号：CN106531683A

公开(公告)日：2017-03-22

申请号：CN201611243728.2

申请日：2016-12-29

Applicant: 中国科学院微电子研究所

Inventor： 孙兵 ,  刘洪刚 ,  王盛凯 ,  常虎东 ,  苏玉玉

IPC: H01L21/762 ,  H01L21/20

CPC classification number: H01L21/762 ,  H01L21/20

Abstract: 本发明提供一种绝缘体上半导体材料衬底结构及其制备方法，该绝缘体上半导体材料衬底结构包括单晶硅衬底、绝缘体层、缓冲层和高迁移率半导体层，所述绝缘体层置于所述单晶硅衬底之上，所述缓冲层置于所述单晶硅衬底之上并置于所述绝缘体层之间，所述高迁移率半导体层置于所述绝缘体层和所述缓冲层之上。该绝缘体上半导体材料衬底结构的制备方法采用金属有机化学气相沉积法或分子束外延的方法，在硅衬底上实现绝缘体上高迁移率半导体材料的外延生长，在后摩尔时代高迁移率CMOS集成技术中具有重要的应用价值。

公开(公告)号：CN106449450A

公开(公告)日：2017-02-22

申请号：CN201611019715.7

申请日：2016-11-17

Applicant: 中国科学院微电子研究所

Inventor： 刘洪刚 ,  徐杨 ,  王盛凯 ,  常虎东 ,  孙兵 ,  龚著靖

IPC: H01L21/603

CPC classification number: H01L24/27 ,  H01L24/83 ,  H01L2224/2712 ,  H01L2224/2745 ,  H01L2224/83203

Abstract: 本发明公开了一种用于双栅器件的键合方法。本方法包括：在器件功能层面向器件衬底层的一面制作上金属层；在器件衬底层面向器件功能层的一面制作绝缘层；在器件衬底绝缘层上制作下金属层；将洁净处理后的上下金属层通过金属键合方法键合起来，形成背栅金属层；在器件功能层上进行后续的器件制作工艺。本发明通过上下金属层间的键合，同时实现了背栅金属的制作与器件和衬底结构间的键合，无须增加额外的金属键合层，所形成的背栅金属层厚度可以与设计要求极为贴近，并不增加器件结构的寄生电阻与寄生电容。键合形成的中间层很小，背栅金属的功函数基本不受影响。

公开(公告)号：CN105097901A

公开(公告)日：2015-11-25

申请号：CN201510418996.2

申请日：2015-07-16

Applicant: 中国科学院微电子研究所

Inventor： 王盛凯 ,  刘洪刚 ,  孙兵 ,  常虎东

IPC: H01L29/51 ,  H01L21/28 ,  H01L21/285

CPC classification number: H01L29/511 ,  H01L21/28264 ,  H01L21/285 ,  H01L29/517

Abstract: 本发明公开了一种应用于III-V族衬底的复合栅介质层及其制作方法，该复合栅介质层包括：形成于III-V族衬底之上的AlxY2-xO3界面钝化层；以及形成于该AlxY2-xO3界面钝化层之上的高介电绝缘层；其中1.2≤x≤1.9。该复合栅介质层通过调整AlxY2-xO3界面钝化层的Al/Y比例，改变了AlxY2-xO3界面钝化层中的平均原子配位数，降低了III-V族衬底界面态密度和边界陷阱密度，增加了MOS沟道迁移率；通过AlxY2-xO3界面钝化层与高介电绝缘层的配合，减小了栅漏电流，并提升了介质层的耐压能力，提高了III-V族衬底MOS电容的质量和增强了其可靠性。