公开(公告)号：CN118284057A

公开(公告)日：2024-07-02

申请号：CN202311728771.8

申请日：2023-12-15

Applicant: 三星电子株式会社

Inventor： 申昊文 ,  朴钟埙 ,  梁珠永 ,  黄正锡 ,  金成勋 ,  郭判硕 ,  金雅廪 ,  李明勋 ,  俞昌渊 ,  裴茂圭 ,  李先健

IPC: H10B43/50 ,  H10B43/35 ,  H10B43/27

Abstract: 一种非易失性存储器装置可包括存储器单元区域和在竖直方向上位于存储器单元区域下方的外围电路区域。存储器单元区域可包括在竖直方向上延伸的多个沟道结构、在多个沟道结构上方的第一金属层、在第一金属层上方的第一封盖层、在第一封盖层上方的第一上绝缘层、以及穿透第一封盖层的至少一个第一虚设接触件。第一金属层可包括多条位线和至少一条虚设位线。位线可分别连接到多个沟道结构。至少一个第一虚设接触件可在至少一条虚设位线上并且可为第一上绝缘层中的氢离子提供迁移路径。

公开(公告)号：CN114582866A

公开(公告)日：2022-06-03

申请号：CN202111437577.5

申请日：2021-11-29

Applicant: 三星电子株式会社

Inventor： 金雅廪 ,  金成勋 ,  边大锡

IPC: H01L27/092 ,  H01L21/8238

Abstract: 一种半导体器件包括衬底、形成在衬底中的N阱区、具有形成在N阱区中的有源区的第一P沟道金属氧化物半导体(PMOS)晶体管、以及具有形成在衬底中的有源区的第一N沟道金属氧化物半导体(NMOS)晶体管。第一NMOS晶体管包括第一N型有源区，当从平行于衬底的顶表面的平面上方观察时，该第一N型有源区与衬底和N阱区中的每个重叠。

公开(公告)号：CN115440739A

公开(公告)日：2022-12-06

申请号：CN202210611593.X

申请日：2022-05-31

Applicant: 三星电子株式会社

Inventor： 朴安洙 ,  金雅廪 ,  申昊文

IPC: H01L27/11529 ,  H01L27/11551 ,  H01L27/11573 ,  H01L27/11578

Abstract: 一种半导体器件包括：外围电路区域，包括位于衬底上的电路元件，所述电路元件是用于提供页缓冲器和行译码器的元件；以及单元区域，包括栅电极层和沟道结构，所述栅电极层在与所述衬底的上表面垂直的第一方向上堆叠并连接到行译码器，所述沟道结构在所述第一方向上延伸以穿透所述栅电极层并连接到所述页缓冲器。所述行译码器包括在第一电源电压下操作的高电压元件和在比所述第一电源电压低的第二电源电压下操作的低电压元件。在所述高电压元件当中，至少一个第一高电压元件位于掺杂有具有第一导电类型的杂质的第一阱区中。至少一个所述低电压元件位于围绕所述第一阱区并掺杂有具有与所述第一导电类型不同的第二导电类型的杂质的第二阱区中。