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公开(公告)号:CN109214510B
公开(公告)日:2023-07-21
申请号:CN201810728290.X
申请日:2018-07-05
Applicant: 三星电子株式会社
Inventor: 玻那·乔斯·哦拉都比 , 洪俊顾 , 雷维基·森古普塔 , 提塔许·瑞许特 , 乔治·亚德里安·凯特尔 , 麦克·史帝芬·罗德尔 , 莱恩·麦可·海雀
IPC: G06N3/063
Abstract: 本发明提供一种神经形态多位式数字权重单元,被配置成存储人工神经网络中的神经元的一系列潜在权重。所述神经形态多位式数字权重单元包括并联单元,所述并联单元包括一系列无源电阻器以及一系列门控晶体管,所述一系列无源电阻器是并联的。所述一系列门控晶体管中的每一个门控晶体管与所述一系列无源电阻器中的一个无源电阻器串联。所述神经形态多位式数字权重单元还包括:一系列编程输入线,所述一系列编程输入线连接到所述一系列门控晶体管;输入端子,连接到所述并联单元;以及输出端子,连接到所述并联单元。如此可使得准确性更好且与具有权重的不均匀分布的神经形态多位式数字权重单元相比为实现相同的准确性所需的神经元数目更少。
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公开(公告)号:CN107180792B
公开(公告)日:2023-03-07
申请号:CN201710123958.3
申请日:2017-03-03
Applicant: 三星电子株式会社
Inventor: 乔治·A·凯特尔 , 洪俊顾 , 马克·S·罗德尔 , 达尔门达·雷迪·帕勒
IPC: H01L21/8234 , H01L29/06 , H01L21/336 , H01L29/78
Abstract: 公开了一种半导体装置及形成半导体装置的方法。半导体装置的n沟道组件包括第一水平纳米片(hNS)堆叠件,p沟道组件包括第二hNS堆叠件。第一hNS堆叠件包括具有多个第一牺牲层和至少一个第一沟道层的第一栅极结构。第一内部间隔件设置在至少一个第一牺牲层和第一源极/漏极结构之间,其中,第一内部间隔件具有第一长度。第二hNS堆叠件包括具有多个第二牺牲层和至少一个第二沟道层的第二栅极结构。第二内部间隔件设置在至少一个第二牺牲层与第二源极/漏极结构之间,其中,第二内部间隔件具有比第一长度大的第二长度。
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公开(公告)号:CN111180443A
公开(公告)日:2020-05-19
申请号:CN201911089906.4
申请日:2019-11-08
Applicant: 三星电子株式会社
Inventor: 麦克·史帝芬·罗德尔 , 雷维基·森古普塔 , 洪俊顾 , 提塔许·瑞许特
IPC: H01L27/088 , H01L21/8234 , B82Y40/00
Abstract: 提供一种半导体装置及一种半导体芯片。半导体装置包括被沟道间距间隔开的第一环绕式栅极场效应晶体管与第二环绕式栅极场效应晶体管及栅极触点。环绕式栅极场效应晶体管中的每一者包括:水平纳米片导电沟道结构;栅极材料,完全包围水平纳米片导电沟道结构;源极区及漏极区,位于水平纳米片导电沟道结构的相对的端处;源极触点及漏极触点,位于源极区及漏极区上。第一环绕式栅极场效应晶体管或第二环绕式栅极场效应晶体管的水平纳米片导电沟道结构的宽度小于最大允许宽度。栅极触点与第一环绕式栅极场效应晶体管及第二环绕式栅极场效应晶体管的源极区及漏极区中的每一者间隔开介于从最小设计规则间距到最大距离的范围内的距离。
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公开(公告)号:CN108878277A
公开(公告)日:2018-11-23
申请号:CN201810432176.2
申请日:2018-05-08
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/10 , H01L29/423 , H01L29/78 , B82Y40/00
Abstract: 一种栅极环绕纳米片场效应晶体管及其制造方法。制造栅极环绕纳米片场效应晶体管的方法包括在衬底上形成堆叠。所述堆叠包括由沟道层与非均匀牺牲区形成的交替排列。所述非均匀牺牲区中的每一者包括上部牺牲层、中间牺牲层及下部牺牲层。所述上部牺牲层及所述下部牺牲层被配置成以第一蚀刻速率进行蚀刻,且所述中间牺牲层被配置成以大于所述第一蚀刻速率的第二蚀刻速率进行蚀刻。
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公开(公告)号:CN113284888A
公开(公告)日:2021-08-20
申请号:CN202110191330.3
申请日:2021-02-19
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 本公开提供了半导体单元块和计算机实现方法。该半导体单元块包括布置成堆叠的一系列层。所述层包括每个具有第一高度的一个或更多个第一层以及每个具有第二高度的一个或更多个第二层。第二高度大于第一高度,并且第二高度是第一高度的非整数倍。半导体单元块还包括在该系列层之一中的具有第一单元高度的第一半导体逻辑单元以及在该系列层之一中的具有第二单元高度的第二半导体逻辑单元。第二单元高度大于第一单元高度,并且第二单元高度是第一单元高度的非整数倍。
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公开(公告)号:CN111446080A
公开(公告)日:2020-07-24
申请号:CN202010049595.5
申请日:2020-01-16
Applicant: 三星电子株式会社
IPC: H01G7/06 , H01L29/78 , G16C60/00 , G06F30/20 , G06F111/10 , G06F119/14
Abstract: 本发明提供一种电路元件以及复合场效应晶体管。在一些实施例中,电路元件包含第一端子、第二端子以及层状结构。层状结构可包含连接到第一端子的第一导电层、位于第一导电层上的第一压电层、位于第一压电层上的第二压电层以及连接到第二端子的第二导电层。第一压电层可具有第一压电张量和第一电容率张量,且第二压电层可具有第二压电张量和第二电容率张量,第二压电张量和第二电容率张量中的一个或两个分别地不同于第一压电张量和第一电容率张量。
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公开(公告)号:CN107180792A
公开(公告)日:2017-09-19
申请号:CN201710123958.3
申请日:2017-03-03
Applicant: 三星电子株式会社
Inventor: 乔治·A·凯特尔 , 洪俊顾 , 马克·S·罗德尔 , 达尔门达·雷迪·帕勒
IPC: H01L21/8234 , H01L29/06 , H01L21/336 , H01L29/78
CPC classification number: H01L29/0665 , B82Y10/00 , H01L21/02532 , H01L21/823807 , H01L21/823814 , H01L21/823828 , H01L21/84 , H01L27/092 , H01L27/1211 , H01L29/0673 , H01L29/0847 , H01L29/1033 , H01L29/42384 , H01L29/66439 , H01L29/66545 , H01L29/66553 , H01L29/6656 , H01L29/66636 , H01L29/66742 , H01L29/7842 , H01L29/786 , H01L29/78687 , H01L29/78696 , H01L29/785 , H01L21/823431 , H01L29/0649
Abstract: 公开了一种半导体装置及形成半导体装置的方法。半导体装置的n沟道组件包括第一水平纳米片(hNS)堆叠件,p沟道组件包括第二hNS堆叠件。第一hNS堆叠件包括具有多个第一牺牲层和至少一个第一沟道层的第一栅极结构。第一内部间隔件设置在至少一个第一牺牲层和第一源极/漏极结构之间,其中,第一内部间隔件具有第一长度。第二hNS堆叠件包括具有多个第二牺牲层和至少一个第二沟道层的第二栅极结构。第二内部间隔件设置在至少一个第二牺牲层与第二源极/漏极结构之间,其中,第二内部间隔件具有比第一长度大的第二长度。
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公开(公告)号:CN111106091B
公开(公告)日:2024-06-28
申请号:CN201910987642.8
申请日:2019-10-17
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01L21/48
Abstract: 本发明涉及一种半导体器件及制造其的方法。在制造半导体器件的方法中,该方法包括:在基板上形成第一导电层;在第一导电层上形成绝缘层;形成穿过绝缘层的通路以暴露第一导电层;在通路的底部上形成自组装单层(SAM);在通路的侧壁处形成阻挡层;去除通路的底部上的SAM;以及在阻挡层和通路的底部上形成第二导电层,使得第一导电层电连接到第二导电层而在通路的底部处在第一导电层和第二导电层之间没有阻挡层。
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公开(公告)号:CN108878277B
公开(公告)日:2023-04-11
申请号:CN201810432176.2
申请日:2018-05-08
Applicant: 三星电子株式会社
IPC: H01L21/28 , H01L21/336 , H01L29/10 , H01L29/423 , H01L29/78 , B82Y40/00
Abstract: 一种栅极环绕纳米片场效应晶体管及其制造方法。制造栅极环绕纳米片场效应晶体管的方法包括在衬底上形成堆叠。所述堆叠包括由沟道层与非均匀牺牲区形成的交替排列。所述非均匀牺牲区中的每一者包括上部牺牲层、中间牺牲层及下部牺牲层。所述上部牺牲层及所述下部牺牲层被配置成以第一蚀刻速率进行蚀刻,且所述中间牺牲层被配置成以大于所述第一蚀刻速率的第二蚀刻速率进行蚀刻。
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