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公开(公告)号：CN113284888A
公开(公告)日：2021-08-20
申请号：CN202110191330.3
申请日：2021-02-19
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 本公开提供了半导体单元块和计算机实现方法。该半导体单元块包括布置成堆叠的一系列层。所述层包括每个具有第一高度的一个或更多个第一层以及每个具有第二高度的一个或更多个第二层。第二高度大于第一高度，并且第二高度是第一高度的非整数倍。半导体单元块还包括在该系列层之一中的具有第一单元高度的第一半导体逻辑单元以及在该系列层之一中的具有第二单元高度的第二半导体逻辑单元。第二单元高度大于第一单元高度，并且第二单元高度是第一单元高度的非整数倍。
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公开(公告)号：CN108630656B
公开(公告)日：2023-08-11
申请号：CN201810228911.8
申请日：2018-03-20
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L21/60
Abstract: 本公开提供了半导体集成电路以及形成电源轨的方法。一种半导体集成电路包括衬底、一系列金属层和一系列绝缘层。金属层和绝缘层在衬底上交替地布置成堆叠。半导体集成电路还包括在衬底中的至少两个标准单元以及跨过所述至少两个标准单元的边界的至少一个电源轨。电源轨包括连续地延伸穿过所述堆叠的至少两个竖直层级的导电材料的竖直部分。所述堆叠的所述至少两个竖直层级包括一个金属层和一个绝缘层。该绝缘层在该金属层之下。
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公开(公告)号：CN111696981A
公开(公告)日：2020-09-22
申请号：CN202010174351.X
申请日：2020-03-13
Applicant: 三星电子株式会社
Abstract: 提供了一种用于垂直场效应晶体管(VFET)的单元架构。该单元架构包括：顶源极/漏极(S/D)接触结构，在俯视图中具有正方形形状；水平金属图案，形成在顶S/D接触结构上并在第一方向上延伸；以及垂直金属图案，发送出由VFET形成的逻辑电路的输出信号。该单元架构还包括形成在将VFET的栅极连接的栅极连接图案上的栅极接触结构，其中超级通路形成在栅极接触结构上以接收逻辑电路的输入信号。
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公开(公告)号：CN111640463A
公开(公告)日：2020-09-08
申请号：CN202010122849.1
申请日：2020-02-27
Applicant: 三星电子株式会社
IPC: G11C13/00 , G11C11/402
Abstract: 本文公开了一种低输出电流和高开/关比的抗变化3T3R二进制权重单元和设备。权重单元包括：第一场效应晶体管(FET)和连接到第一FET的漏极的第一电阻性存储器元件；第二FET和连接到第二FET的漏极的第二电阻性存储器元件，第一晶体管的漏极FET连接到第二FET的栅极，第二FET的漏极连接到第一FET的栅极；第三FET；以及连接到第三FET的漏极的负载电阻器。
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公开(公告)号：CN108630656A
公开(公告)日：2018-10-09
申请号：CN201810228911.8
申请日：2018-03-20
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L21/60
CPC classification number: H01L23/5286 , H01L21/31111 , H01L21/3212 , H01L21/32133 , H01L21/76805 , H01L21/7684 , H01L21/76843 , H01L21/76877 , H01L23/5226 , H01L23/5283 , H01L23/53209 , H01L23/53228 , H01L23/53242 , H01L27/0207 , H01L2027/11881 , H01L23/522 , H01L24/27
Abstract: 本公开提供了半导体集成电路以及形成电源轨的方法。一种半导体集成电路包括衬底、一系列金属层和一系列绝缘层。金属层和绝缘层在衬底上交替地布置成堆叠。半导体集成电路还包括在衬底中的至少两个标准单元以及跨过所述至少两个标准单元的边界的至少一个电源轨。电源轨包括连续地延伸穿过所述堆叠的至少两个竖直层级的导电材料的竖直部分。所述堆叠的所述至少两个竖直层级包括一个金属层和一个绝缘层。该绝缘层在该金属层之下。
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