-
公开(公告)号：CN119677099A
公开(公告)日：2025-03-21
申请号：CN202411261804.7
申请日：2024-09-10
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件包括：衬底；位线，所述位线在所述衬底上沿第一方向延伸；位于所述位线上的第一垂直沟道图案和第二垂直沟道图案；背栅电极，所述背栅电极位于所述第一垂直沟道图案与所述第二垂直沟道图案之间并且跨越所述位线在与所述第一方向垂直的第二方向上延伸；第一字线，所述第一字线从所述第一垂直沟道图案的一侧在所述第二方向上延伸；第二字线，所述第二字线从所述第二垂直沟道图案的另一侧在所述第二方向上延伸；以及接触图案，所述接触图案连接到所述第一垂直沟道图案和所述第二垂直沟道图案中的每一者。当从截面图观察时，所述第一垂直沟道图案和所述第二垂直沟道图案中的每一者呈长边彼此面向的梯形形状。
-
公开(公告)号：CN114068573A
公开(公告)日：2022-02-18
申请号：CN202110829327.X
申请日：2021-07-22
Applicant: 三星电子株式会社
IPC: H01L27/11573 , H01L27/11578 , H01L27/11526 , H01L27/11551 , H01L21/768
Abstract: 半导体存储器件可以包括：外围电路结构，该外围电路结构包括在第一区域中集成在半导体衬底上的外围电路和设置在第二区域中的第一键区；堆叠，提供在外围电路结构的第一区域上，该堆叠包括在第一方向上延伸并垂直地堆叠的多条第一导电线；覆盖该堆叠的上绝缘层；提供在上绝缘层上的互连层；穿透插塞，与堆叠间隔开，并且被提供为穿透上绝缘层以将互连层连接到外围电路结构的外围电路；模制结构，提供在外围电路结构的第二区域上，并且在第一方向上与堆叠间隔开；以及穿透结构，提供为穿透模制结构并与第一键区垂直地重叠。
-
公开(公告)号：CN108171660A
公开(公告)日：2018-06-15
申请号：CN201711252449.7
申请日：2017-12-01
Applicant: 三星电子株式会社
CPC classification number: G06T17/205 , G06K9/00201 , G06K9/40 , G06K9/6267 , G06T5/002 , G06F17/5018 , G06T17/20
Abstract: 一种降低结构噪声的方法、装置及基于计算机的电子系统。为降低结构噪声，所述方法包括获得表示输入结构的输入数据且通过将所述输入数据的多个结构元素中的每一个结构元素的数据分类成信号分量或噪声分量来设定边界条件。基于所述边界条件对所述输入数据执行平滑运算。通过降低所述输入结构的噪声来提供表示输出结构的输出数据。
-
公开(公告)号：CN119108397A
公开(公告)日：2024-12-10
申请号：CN202311832327.0
申请日：2023-12-28
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L23/48
Abstract: 提供了一种半导体装置，所述半导体装置包括：下图案层，包括第一半导体材料；第一导电类型掺杂图案层，设置在下图案层上并且包括掺杂有第一导电类型杂质的半导体材料；源极/漏极图案，设置在第一导电类型掺杂图案层上并且包括掺杂有不同于第一导电类型杂质的第二导电类型杂质的半导体材料；沟道图案，包括半导体图案，半导体图案连接在源极/漏极图案之间，彼此隔开地堆叠，并包括与第一半导体材料不同的第二半导体材料；以及栅极图案，设置在第一导电类型掺杂图案层上并在源极/漏极图案之间，并且围绕沟道图案。
-
公开(公告)号：CN117766395A
公开(公告)日：2024-03-26
申请号：CN202311215576.5
申请日：2023-09-20
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L29/78
Abstract: 在一种制造半导体器件的方法中，对衬底执行第一选择性外延生长(SEG)工艺以形成第一沟道。执行第一蚀刻工艺以形成穿过所述第一沟道和所述衬底的上部的第一凹陷。所述第一沟道的由所述第一凹陷暴露的侧壁相对于所述衬底的上表面倾斜。执行第二SEG工艺以在所述衬底的表面和所述第一沟道的由所述第一凹陷暴露的所述侧壁上形成第二沟道。形成栅极结构以填充所述第一凹陷。在所述衬底的与所述栅极结构相邻的上部处形成杂质区。
-
Patent Agency Ranking
-
公开(公告)号：CN106599336A
公开(公告)日：2017-04-26
申请号：CN201610878494.2
申请日：2016-10-08
Applicant: 三星电子株式会社
IPC: G06F17/50
CPC classification number: G06F17/5009 , G06F17/5081 , G06F2217/12
Abstract: 提供了一种半导体工艺模拟装置、一种半导体工艺模拟方法和一种执行半导体工艺模拟的计算装置。所述半导体工艺模拟方法包括：基于退火模拟将半导体工艺模拟划分成多个块；执行与从多个块中选择的块对应的形状模拟；以及基于与选择的块对应的形状模拟的结果数据，并行地执行与选择的块对应的多个离子注入模拟中的至少两个离子注入模拟。
-
公开(公告)号：CN120021370A
公开(公告)日：2025-05-20
申请号：CN202411331976.7
申请日：2024-09-24
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 一种半导体器件，包括：位于衬底上的位线、位于位线上的沟道、位于沟道的第一侧壁上的第一栅极结构、位于位线与沟道之间的接触结构、以及位于沟道上并电连接到沟道的电容器，其中，接触结构接触位线和沟道，接触结构包括第一接触和位于第一接触上的第二接触，第一接触包括掺杂有第一杂质的半导体材料，第一杂质具有第一扩散系数，第二接触接触第一接触，第二接触包括掺杂有第二杂质的半导体材料，所述第二杂质具有第二扩散系数，第二扩散系数小于第一扩散系数。
-
公开(公告)号：CN108171660B
公开(公告)日：2023-12-12
申请号：CN201711252449.7
申请日：2017-12-01
Applicant: 三星电子株式会社
Abstract: 一种降低结构噪声的方法、装置及基于计算机的电子系统。为降低结构噪声，所述方法包括获得表示输入结构的输入数据且通过将所述输入数据的多个结构元素中的每一个结构元素的数据分类成信号分量或噪声分量来设定边界条件。基于所述边界条件对所述输入数据执行平滑运算。通过降低所述输入结构的噪声来提供表示输出结构的输出数据。
-
公开(公告)号：CN113948132A
公开(公告)日：2022-01-18
申请号：CN202110777272.2
申请日：2021-07-09
Applicant: 三星电子株式会社
IPC: G11C11/4091 , G11C11/4094
Abstract: 公开了一种存储器装置及其操作方法。该存储器装置包括：位线感测放大器，其连接到与存储器单元连接的位线和互补位线；以及感测放大器驱动器电路。位线感测放大器通过发展位线的电压和互补位线的电压来感测并放大电压差。感测放大器驱动器电路包括：上拉电路，其响应于第一上拉脉冲将由位线感测放大器发展的位线低电平电压的电平调节为高于接地电压；以及下拉电路，其响应于下拉脉冲将由上拉电路调节的位线低电平的电平调节为等于接地电压。脉冲生成器基于从主机接收的命令来生成第一上拉脉冲和下拉脉冲。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.034 seconds)
