公开(公告)号：CN102201444B

公开(公告)日：2014-05-07

申请号：CN201110072003.2

申请日：2011-03-18

Applicant: 株式会社东芝

Inventor： 小畠万司 ,  末代知子

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/08

CPC classification number: H01L29/7816 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0847 ,  H01L29/0873 ,  H01L29/0878 ,  H01L29/41758 ,  H01L29/4238 ,  H01L29/7835

Abstract: 根据实施方式，半导体装置具备：第2导电型的基底区域，设有第1导电型的源极区域；第1导电型的漂移区域，邻接于上述基底区域；绝缘体层，从上述漂移区域的表面到内部地进行设置；第1导电型的漏极区域，对置于上述源极区域，夹着上述基底区域及上述绝缘体层而设在上述漂移区域的表面；栅极氧化膜，设在上述基底区域的表面；栅极电极，设在上述栅极氧化膜上；第1主电极，与上述源极区域连接；以及第2主电极，与上述漏极区域连接。上述源极区域和上述漏极区域从相对于上述基底区域的表面垂直的方向观察，至少以线状大致平行地延伸，由上述绝缘体层和上述基底区域夹着的部分的上述漂移区域的长度为，与相对于上述大致平行延伸的方向大致垂直的方向的长度相比，上述大致平行延伸的方向的长度较短。

公开(公告)号：CN103681825A

公开(公告)日：2014-03-26

申请号：CN201310372755.X

申请日：2013-08-23

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  中村和敏 ,  二宫英彰 ,  末代知子 ,  押野雄一

IPC: H01L29/739

CPC classification number: H01L29/7395 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/4236 ,  H01L29/7397

Abstract: 本发明提供半导体装置。根据一实施方式，半导体装置具备：半导体基板，具有第一及第二主面；多个控制电极，形成于上述半导体基板的上述第一主面所形成的槽的内部，沿与上述第一主面平行的第一方向延伸；多个控制配线，形成于上述半导体基板的上述第一主面上，沿着垂直于上述第一方向的第二方向延伸。上述半导体基板具备：第一导电型的第一半导体层；第二导电型的一个以上的第二半导体层，形成于上述第一半导体层的上述第一主面侧的表面。且上述半导体基板具备：上述第一导电型的一个以上的第三半导体层，形成于上述第二半导体层的上述第一主面侧的表面，沿上述第二方向延伸；上述第二导电型的第四半导体层，形成于上述半导体基板的上述第二主面。

公开(公告)号：CN103681665A

公开(公告)日：2014-03-26

申请号：CN201310375874.0

申请日：2013-08-26

Applicant: 株式会社东芝

Inventor： 末代知子 ,  小仓常雄 ,  中村和敏 ,  押野雄一 ,  二宫英彰 ,  池田佳子

IPC: H01L27/06

CPC classification number: H01L29/7393 ,  H01L29/0696 ,  H01L29/36 ,  H01L29/66348 ,  H01L29/7397

Abstract: IGBT区域设在第1电极上，作为IGBT发挥功能。二极管区域设在第1电极上，作为二极管发挥功能。边界区域设在IGBT区域与二极管区域之间，邻接于IGBT区域和二极管区域。第1导电型的集电区层设于IGBT区域及边界区域，在IGBT区域作为IGBT的集电区发挥功能。第2导电型的阴极层与集电区层分开设置在二极管区域，作为二极管的阴极发挥功能。第2导电型的漂移层在IGBT区域、边界区域以及二极管区域中设在集电区层及阴极层的与第1电极相反的一侧。第1导电型的扩散层在边界区域设在漂移层的与第1电极相反的一侧。

公开(公告)号：CN103367410A

公开(公告)日：2013-10-23

申请号：CN201310049014.8

申请日：2013-02-07

Applicant: 株式会社东芝

Inventor： 小仓常雄 ,  末代知子 ,  押野雄一 ,  二宮英彰

IPC: H01L29/739 ,  H01L27/07

CPC classification number: H01L29/7395 ,  H01L29/0834 ,  H01L29/66348 ,  H01L29/7397

Abstract: 本发明提供单芯片化后的IGBT以及二极管的特性良好的半导体装置。其中，IGBT单元和二极管单元形成于一个第一导电型的半导体基板。该半导体装置具备：形成在半导体基板的下面侧表层部的IGBT单元区域中的第二导电型的第一半导体层；形成在半导体基板的下面侧表层部的与IGBT单元区域相邻接的区域中的第一导电型的第二半导体层；在半导体基板的上面侧表层部隔开规定间隔而形成的栅电极；形成在栅电极之间的第一导电型的第三半导体层以及第二导电型的第四半导体层；在IGBT单元区域中形成在第一半导体层上方的第一导电型的第五半导体层；形成在第三半导体层以及第四半导体层上的第一电极；以及设置在半导体基板的下面侧的第二电极。

公开(公告)号：CN100565914C

公开(公告)日：2009-12-02

申请号：CN200610075295.4

申请日：2001-09-12

Applicant: 株式会社东芝

Inventor： 末代知子 ,  服部秀隆 ,  中川明夫

IPC: H01L29/739

Abstract: 为折衷关断特性和导通特性，在衬底一面上形成N型缓冲层和低注入发射极构造的P型集电极层(10)。N型漂移层的厚度确保耐压。在衬底另一面上形成P型基极层、N型发射极层以及P型接触层。N型低电阻层降低了结型场效应晶体管效果。发射极电极与N型发射极层以及P型接触层连接，集电极与P型集电极层连接。栅电极被形成在P型基极层表面部分的沟道区域上的栅绝缘膜上。

公开(公告)号：CN1630093A

公开(公告)日：2005-06-22

申请号：CN200410101189.X

申请日：2004-12-20

Applicant: 株式会社东芝

Inventor： 中村和敏 ,  安原纪夫 ,  末代知子 ,  松下宪一 ,  中川明夫

IPC: H01L29/00 ,  H01L29/78 ,  H02M3/00

CPC classification number: H02M3/158 ,  H01L27/0922 ,  H01L29/41758 ,  H01L29/41775 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/4238 ,  H01L29/7813 ,  H01L29/7835 ,  H01L2924/0002 ,  H02M1/08 ,  H02M7/003 ,  H01L2924/00

Abstract: 本发明提供一种包含功率MOSFET和驱动该晶体管的驱动电路的、适用于高速转换的非绝缘型DC－DC转换器。半导体装置具备高端开关元件、驱动电路和低端开关元件。所述高端开关元件形成于第1半导体基底上，向电流通路的一端提供输入电压，所述电流通路的另一端连接于电感上。所述驱动电路形成于形成所述高端开关元件的所述第1半导体基底上，驱动所述高端开关元件。所述低端开关元件形成于与所述第1半导体基底不同的第2半导体基底上，在漏极上连接电感，向源极提供基准电位。

公开(公告)号：CN1412855A

公开(公告)日：2003-04-23

申请号：CN02146830.3

申请日：2002-10-15

Applicant: 株式会社东芝

Inventor： 末代知子 ,  中川明夫

IPC: H01L29/739 ,  H01L29/745

CPC classification number: H01L29/1095 ,  H01L29/7397

Abstract: 本发明的目的是提供一种维持较低开通阻抗且关断时开关损耗较小的绝缘栅型半导体器件。而且，提供一种维持较薄n－型基层而耐压更高的绝缘栅型半导体器件。本发明涉及的绝缘栅型半导体器件，具有第1导电型的第1基层21、在第1基层的表面形成的第2导电型的第2基层14、在第2基层的表面区域选择形成的第1导电型的源层15、在第1基层的表面相反侧的背面形成的第2导电型的漏层31、与第1基层、源层以及第2基层绝缘、在第1基层上形成使源层和第2基层间导电的沟道的栅电极16，为了在关断的存储期间使第1基层的过剩载流子被排出，而降低P杂质量。

公开(公告)号：CN118693075A

公开(公告)日：2024-09-24

申请号：CN202310723861.1

申请日：2023-06-19

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 岩鍜治阳子 ,  末代知子 ,  下条亮平

IPC: H01L27/07 ,  H01L29/739 ,  H01L29/861 ,  H01L29/06

Abstract: 实施方式涉及半导体装置。半导体装置具有：第一电极；第一导电型的第一半导体层，与所述第一电极连接；第二导电型的第二半导体层，与所述第一半导体层接触；第二电极，与所述第二半导体层连接；第三电极；第一绝缘膜，配置在所述第三电极和所述第一半导体层之间、以及所述第三电极和所述第二半导体层之间，与所述第三电极接触；以及第三半导体层，在正交于从所述第一电极朝向所述第二电极的第一方向的第二方向上配置在所述第一绝缘膜和所述第一半导体层之间，与所述第一绝缘膜和所述第一半导体层接触，为第一导电型，载流子浓度比所述第一半导体层的载流子浓度高。

公开(公告)号：CN113437140B

公开(公告)日：2024-07-30

申请号：CN202010817678.4

申请日：2020-08-14

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 诹访刚史 ,  末代知子 ,  岩鍜治阳子

IPC: H01L29/739 ,  H01L29/423 ,  H01L23/48

Abstract: 实施方式的半导体装置具备：半导体部的背面上的第1电极；表面侧的第2电极；和第1及第2控制电极，在第2电极与半导体部之间，配置于在半导体部设置的沟槽的内部。所述第1控制电极通过第1绝缘部与半导体部电绝缘。所述第2控制电极在沿着所述半导体部的所述表面的方向上与所述第1控制电极并排，并通过第2绝缘部与所述半导体部电绝缘。所述半导体部包括第1导电型的第1层、第2导电型的第2层、所述第1导电型的第3层和所述第2导电型的第4层。所述第2层设置于所述第1层与所述第2电极之间。所述第3层及所述第4层选择性地设置于所述第2层与所述第2电极之间。所述第3层与所述第1层的间隔比所述第4层与所述第1层的间隔窄。

公开(公告)号：CN113497127B

公开(公告)日：2024-06-25

申请号：CN202010892487.4

申请日：2020-08-31

Applicant: 株式会社东芝 ,  东芝电子元件及存储装置株式会社

Inventor： 诹访刚史 ,  末代知子 ,  岩鍜治阳子

IPC: H01L29/423 ,  H01L29/739

Abstract: 实施方式涉及半导体装置及其控制方法。实施方式的半导体装置具备：半导体部的背面侧的第一电极；表面侧的第二电极；所述半导体部与所述第二电极之间的第一以及第二控制电极；所述第一以及第二控制电极与所述第一电极之间的第三控制电极；电连接于所述第一控制电极的第一布线；电连接于所述第二控制电极的第二布线；以及连接于所述多个第三控制电极的第三布线。所述第一以及第二控制电极位于所述半导体部中，从所述半导体部电绝缘。所述第一以及第二控制电极在沿着所述半导体部的所述表面的第一方向上并排地配置，相互电分离。所述第三控制电极位于所述半导体部中，从所述半导体部电绝缘，从所述第一以及第二控制电极电绝缘。