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公开(公告)号：CN111725310B
公开(公告)日：2024-07-09
申请号：CN202010021823.8
申请日：2020-01-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423 , H01L29/06 , H01L27/06
Abstract: 本发明涉及半导体装置及半导体电路。实施方式的半导体装置具备半导体层，该半导体层具有第1面及第2面，从第1面侧向第2面侧依次具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、与第2半导体区域相比第2导电型杂质浓度较高的第2导电型的第3半导体区域、第1导电型的第4半导体区域及第2导电型的第5半导体区域，并具有第1面侧的第1沟槽及第2沟槽，半导体装置具备第1沟槽的第1栅极电极、与第5半导体区域相接的第1栅极绝缘膜、第2沟槽之中的第2栅极电极、第2栅极绝缘膜、第1面侧的第1电极、第2面的第2电极、与第1栅极电极电连接的第1栅极电极焊盘及与第2栅极电极电连接的第2栅极电极焊盘。
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公开(公告)号：CN110931553B
公开(公告)日：2024-01-02
申请号：CN201910011106.4
申请日：2019-01-07
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06
Abstract: 实施方式的半导体装置具备：半导体层，具有第1面及与第1面对置的第2面；发射极电极，设置在第1面侧；集电极电极，设置在第2面侧；第1栅极电极，设置在第1面侧；第2栅极电极，设置在第2面侧；第1导电型的漂移区域；第2导电型的集电极区域，设置在漂移区域与第2面之间，一部分与第2栅极电极对置，一部分与集电极电极接触；以及第1导电型的区域，设置在集电极区域与第2面之间，一部分与第2栅极电极对置，一部分与集电极电极接触；集电极电极具有第1有效栅极距离及与第1有效栅极距离不同的第2有效栅极距离。
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公开(公告)号：CN111725307B
公开(公告)日：2024-04-26
申请号：CN201910584739.4
申请日：2019-07-01
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/167 , H01L29/06
Abstract: 实施方式提供的断开损失得以降低的半导体装置具备：第1及第2电极；第1及第2栅极电极；具有第1及第2面的半导体层，该半导体层具有：第1导电型的第1半导体区域，具有：第1部分；与第1部分相比载流子浓度高的第2部分；及与第2部分相比载流子浓度低的第3部分第2导电型的第2半导体区域，设置于第1半导体区域与第1面之间，与第1栅极电极对置；第1导电型的第3半导体区域，设置于第2半导体区域与第1面之间，与第1电极接触；第2导电型的第4半导体区域，设置于第1半导体区域与第2面之间，一部分与第2栅极电极对置，与第2电极接触；及第1导电型的第5半导体区域，设置于第4半导体区域与第2面之间，与第2电极接触。
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公开(公告)号：CN110931551B
公开(公告)日：2024-01-02
申请号：CN201910018752.3
申请日：2019-01-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/423 , H01L29/739 , H03K17/567
Abstract: 实施方式的半导体电路具有半导体装置与其控制电路。半导体装置包括具有第一面与第二面的半导体层、第一导电型的第一半导体区域与第二导电型的第二半导体区域、第一导电型的第三半导体区域、第一沟槽、第一栅极电极、第一栅极绝缘膜、第二沟槽、第二栅极电极、第二栅极绝缘膜、在半导体层之中与第一栅极绝缘膜接触且与第二栅极绝缘膜分离的第二导电型的第四半导体区域、第一电极、第二电极、与第一栅极电极电连接的第一栅极电极焊盘、以及与第二栅极电极电连接的第二栅极电极焊盘。控制电路在使第一栅极电压从接通电压变化为关断电压之前，使第二栅极电压从第一电压变化为第二电压，第二电压是负电压。
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公开(公告)号：CN111725310A
公开(公告)日：2020-09-29
申请号：CN202010021823.8
申请日：2020-01-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423 , H01L29/06 , H01L27/06
Abstract: 本发明涉及半导体装置及半导体电路。实施方式的半导体装置具备半导体层，该半导体层具有第1面及第2面，从第1面侧向第2面侧依次具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、与第2半导体区域相比第2导电型杂质浓度较高的第2导电型的第3半导体区域、第1导电型的第4半导体区域及第2导电型的第5半导体区域，并具有第1面侧的第1沟槽及第2沟槽，半导体装置具备第1沟槽的第1栅极电极、与第5半导体区域相接的第1栅极绝缘膜、第2沟槽之中的第2栅极电极、第2栅极绝缘膜、第1面侧的第1电极、第2面的第2电极、与第1栅极电极电连接的第1栅极电极焊盘及与第2栅极电极电连接的第2栅极电极焊盘。
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Patent Agency Ranking
公开(公告)号：CN110931555A
公开(公告)日：2020-03-27
申请号：CN201910022530.9
申请日：2019-01-10
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L29/36
Abstract: 半导体装置具备：半导体部，包括第一导电型的第一半导体层；第一电极，设在半导体部表面上；第二电极，设在半导体部背面上；多个控制电极，设在半导体部中，在从第一电极朝第二电极的方向上延伸；及绝缘膜，使多个控制电极与半导体部电绝缘；半导体部包括：第二导电型的第二半导体层，位于邻接的两个控制电极间，且设在第一电极与第一半导体层之间；第一导电型的第三半导体层，设在第一电极与第二半导体层之间；第二导电型的第四半导体层，设在邻接的另外两个控制电极间，且设在第一电极与第一半导体层间；第二导电型的第五半导体层，设在第一电极与第四半导体层之间；及第六半导体层，设在第四与第五半导体层之间，包含第一导电型杂质。
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公开(公告)号：CN113437140B
公开(公告)日：2024-07-30
申请号：CN202010817678.4
申请日：2020-08-14
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/423 , H01L23/48
Abstract: 实施方式的半导体装置具备：半导体部的背面上的第1电极；表面侧的第2电极；和第1及第2控制电极，在第2电极与半导体部之间，配置于在半导体部设置的沟槽的内部。所述第1控制电极通过第1绝缘部与半导体部电绝缘。所述第2控制电极在沿着所述半导体部的所述表面的方向上与所述第1控制电极并排，并通过第2绝缘部与所述半导体部电绝缘。所述半导体部包括第1导电型的第1层、第2导电型的第2层、所述第1导电型的第3层和所述第2导电型的第4层。所述第2层设置于所述第1层与所述第2电极之间。所述第3层及所述第4层选择性地设置于所述第2层与所述第2电极之间。所述第3层与所述第1层的间隔比所述第4层与所述第1层的间隔窄。
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公开(公告)号：CN113497127B
公开(公告)日：2024-06-25
申请号：CN202010892487.4
申请日：2020-08-31
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/423 , H01L29/739
Abstract: 实施方式涉及半导体装置及其控制方法。实施方式的半导体装置具备：半导体部的背面侧的第一电极；表面侧的第二电极；所述半导体部与所述第二电极之间的第一以及第二控制电极；所述第一以及第二控制电极与所述第一电极之间的第三控制电极；电连接于所述第一控制电极的第一布线；电连接于所述第二控制电极的第二布线；以及连接于所述多个第三控制电极的第三布线。所述第一以及第二控制电极位于所述半导体部中，从所述半导体部电绝缘。所述第一以及第二控制电极在沿着所述半导体部的所述表面的第一方向上并排地配置，相互电分离。所述第三控制电极位于所述半导体部中，从所述半导体部电绝缘，从所述第一以及第二控制电极电绝缘。
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公开(公告)号：CN114203811A
公开(公告)日：2022-03-18
申请号：CN202110207897.5
申请日：2021-02-24
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/739 , H01L29/06 , H01L29/08 , H01L29/40
Abstract: 实施方式涉及半导体装置及其控制方法。半导体装置具备第一导电型的第一半导体层、设置在第一半导体层上的第二导电型的第二半导体层、选择性地设置在第二半导体层上的第一导电型的第三半导体层、选择性地设置在第二半导体层上并与第三半导体层并排的第二导电型的第四半导体层及第二导电型的第五半导体层。第一半导体层位于第二半导体层与第五半导体层之间。第四半导体层在与第二半导体层的上表面平行的平面内，第四半导体层的面积具有比第三半导体层的面积大的面积。半导体装置还具备：控制电极，设置在从第三半导体层的上表面至第一半导体层中的深度的沟道的内部；第一电极，与第三半导体层电连接；及第二电极，与第四半导体层电连接。
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公开(公告)号：CN112531009A
公开(公告)日：2021-03-19
申请号：CN202010020259.8
申请日：2020-01-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/06 , H01L29/739 , H01L29/78
Abstract: 实施方式提供针对由动作时的发热引起的损坏模式具有较高的耐性的半导体装置。实施方式的半导体装置具备：半导体部，包含第1导电型的第1半导体层；设置于半导体部的表面侧的电极；第1控制电极，配置于半导体部与电极之间，与半导体部电绝缘；及第2控制电极，在半导体部与电极之间与第1控制电极并排而配置，与半导体部电绝缘。半导体部还包括：第2导电型的第2半导体层，设置于第1半导体层与电极之间；及第1导电型的第3半导体层，选择性地设置于第2半导体层与电极之间。第1控制电极及第2控制电极具有设置于与第2半导体层对置的位置、且位于第1半导体层中的端部。第2控制电极包含与第1控制电极的材料相比导热率更大的材料。
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