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公开(公告)号：CN115563452A
公开(公告)日：2023-01-03
申请号：CN202211271844.0
申请日：2022-10-18
Applicant: 北京大学
Abstract: 本发明提供一种调节随机比特流概率的方法，属于新型存储与计算技术领域。本发明基于阻变‑选择特性为一体的器件，将器件的选择特性中开启的延迟时间作随机源，在一定脉冲条件下产生的原始随机比特流，通过在此脉冲条件下随机插入reset‑set脉冲对，可实现对随机比特流中“1”的概率的可控的线性调节。相较于传统的调节概率的方式，本发明突破了其依赖脉冲幅值和脉宽调节随机比特流概率的局限，可实现大范围概率内的线性调节，有利于降低延时与功耗。
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公开(公告)号：CN113155129B
公开(公告)日：2022-07-01
申请号：CN202110359500.4
申请日：2021-04-02
Applicant: 北京大学
Abstract: 本发明提供一种基于扩展卡尔曼滤波的云台姿态估计方法，该方法采用四元数来表示物体当前的姿态，系统状态量包含四元数与角度增量的偏移误差，使用加速度计和磁力计修正角度增量的偏移误差，使得姿态估计更加精确，且将加速计修正与磁力计修正分为两阶段实行，使得加速度计修正与磁力计修正互不干扰，提高姿态估计精确度；在加速度计修正中，把修正量中的四元数第三矢量置为零，在磁力计修正中，把修正量中的四元数第一矢量和第二矢量置为零。采用本发明能够获得更为精准的姿态估计信息。
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公开(公告)号：CN112633487B
公开(公告)日：2022-05-20
申请号：CN202011564118.9
申请日：2020-12-25
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明公开了一种卷积神经网络最大池化层电路，包含两个选通器、一个模拟数字转化器和一个阻值变化单元，阻值变化单元的两端分别连接两个选通器的输出端，其中第一选通器的一输入端接外部输入信号r1，另一输入端接地，控制端接外部控制信号c1；第二选通器的一输入端接前端电路的阻值变化单元交叉阵列中一根位线的输出，另一输入端接地，控制端接外部控制信号c1的逻辑取反信号；所述模拟数字转化器的模拟输入端与第二选通器的输出端相连，输出为数字信号，控制端连外部控制信号c2。该最大池化层电路利用阻值变化单元的内在机理完成小阵列中最大值的寻找，相比传统CMOS电路结构得到极大的简化，能够极大提升神经网络加速芯片的速度并降低能耗。
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公开(公告)号：CN111291877A
公开(公告)日：2020-06-16
申请号：CN202010118636.1
申请日：2020-02-26
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明提出了一种基于铁电晶体管FeFET的侧抑制神经元电路,该电路包括电容、重置管、正反馈管、两级串联的反相器、铁电晶体管；其中，电容用于模拟生物神经元的细胞膜电容，积累由输入的突触后电流带来的电荷；重置管是一个N型MOSFET器件，为电容上积累的电荷提供重置通路；正反馈管是一个P型MOSFET器件，在第一级反相器的输入接近其逻辑阈值电平时为电容补充电荷；两级串联的反相器由两组互补CMOS构成，起到放大输入端电压变化的作用，脉冲生成于其输出端；铁电晶体管是一个N型FeFET器件，用于模拟生物神经元的侧抑制功能。本发明可以显著降低硬件开销；同时高度模拟了生物神经元的基本特性和高级功能。
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公开(公告)号：CN110752293A
公开(公告)日：2020-02-04
申请号：CN201910924689.X
申请日：2019-09-27
Applicant: 北京大学
Abstract: 本发明提供一种双向阈值开关选择器件及其制备方法，属于半导体和CMOS混合集成电路技术领域。本发明利用势垒层薄膜和阈值开关特性的薄膜叠加效应，可以实现对选择管器件的电流-电压特性进行优化，使该器件展现出对称双向阈值开关选择的特性。本发明基于采用传统CMOS工艺来实现双向阈值开关选择管器件，以期降低甚至消除阻变存储器的crossbar结构中存在的串扰问题。
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Patent Agency Ranking
公开(公告)号：CN110635026A
公开(公告)日：2019-12-31
申请号：CN201910754213.6
申请日：2019-08-15
Applicant: 北京大学
Abstract: 本发明提供一种1TnR存算阵列单元的制备方法，属于半导体(semiconductor)、人工智能(artificial intelligence)和CMOS混合集成电路技术领域。本发明充分利用了MOSFET带来的面积冗余，发挥阻变器件结构简单和特征尺寸小的优势，实现了更加高密度的阵列集成，使得在相同存储精度下，存储容量提高约n倍，或者在相同存储容量下，存储精度提高约n倍。因此本发明对未来适用于存储和存算一体的阻变器件高密度集成有着重要的意义。
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公开(公告)号：CN110619108A
公开(公告)日：2019-12-27
申请号：CN201910753677.5
申请日：2019-08-15
Applicant: 北京大学
Abstract: 本发明提供一种基于铁电存储器的神经网络电路及其控制方法，属于半导体(semiconductor)、和CMOS混合集成电路技术领域。本发明通过创新的电路设计，使得向量与矩阵的乘法运算有了新型的解决方式。这种解决方式利用电容电荷积累与电荷重分配的特性，可以高速度、低功耗地完成向量与矩阵的乘法，且具有电路结构简单，与现有CMOS工艺兼容的特性，对未来新型神经网络加速芯片的研究有着重要意义。
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公开(公告)号：CN105870321B
公开(公告)日：2019-03-08
申请号：CN201610183126.6
申请日：2016-03-28
Applicant: 北京大学
IPC: H01L45/00
Abstract: 本发明提供一种非线性自整流阻变存储器，包括衬底和位于衬底上的底电极‑阻变层‑能带修饰层‑顶电极结构。本发明还提供一种非线性自整流阻变存储器的制备方法，包括如下步骤：1)定义底电极图形，按照该图形在衬底上制备底电极；2)采用PVD、ALD或CVD的方法在底电极上淀积阻变层；3)采用PVD或ALD的方法在阻变层上淀积能带修饰层；4)定义底电极引出孔图形，按照该图形在阻变层和能带修饰层刻蚀出底电极引出孔；5)定义顶电极图形，按照该图形在修饰层上制备顶电极。
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公开(公告)号：CN103246904B
公开(公告)日：2016-04-06
申请号：CN201310197061.7
申请日：2013-05-24
Applicant: 北京大学
CPC classification number: G06N3/08 , G06N3/049 , G06N3/0635 , G11C11/54 , G11C13/0007
Abstract: 本发明公开了一种基于阻变忆阻器的时间关联学习神经元电路及其实现方法。本发明利用阻变忆阻器的开关特性，当其两端被两个激励信号同步选定时，将会在器件的两端形成可以使其发生阻变的电压压降，从而实现这个突触连接的开断，实现两个激励信号的关联与否，并具有记忆特性，而且能够复述出之前的激励信号，即达到学习目的。由于阻变忆阻器的结构简单且可集成度高，能够实现大规模的物理神经元突触连接，以达到更为复杂的学习甚至逻辑功能，本发明在神经元计算中有着很好的应用前景。
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公开(公告)号：CN102891679B
公开(公告)日：2015-05-20
申请号：CN201210381386.6
申请日：2012-10-10
Applicant: 北京大学
IPC: H03K19/20
Abstract: 本发明实施例公开了或逻辑电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为或逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到高电平；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为或逻辑电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明实施例中，在节省或逻辑电路所占面积的同时，实现了或逻辑电路可编程的性能。
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