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公开(公告)号：CN116344505A
公开(公告)日：2023-06-27
申请号：CN202310083053.3
申请日：2023-02-07
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/538 , H01L23/64 , H01L27/06 , H01L21/768
Abstract: 本申请的实施例提供了一种半导体器件及其制造方法。该半导体器件包括电容器，该电容器具有第一导体板、第二导体板和插入在其间的介电层的部分。半导体器件包括与第一导体板电接触的多个第一接触结构。半导体器件包括与第二导体板电接触的多个第二接触结构。多个第一接触结构和多个第二接触结构以棋盘图案横向布置，从而使得多个第一接触结构中的每个由多个第二接触结构中的相应四个第二接触结构围绕。
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公开(公告)号：CN112017713B
公开(公告)日：2023-03-31
申请号：CN202010484050.7
申请日：2020-06-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 在一些示例中，计算器件包括多个数模转换器(DAC)，多个数模转换器的输出连接到相应的运算放大器、并且输出连接到相应的晶体管的栅极，分别与相应的存储器元件形成串联组合。串联组合连接在参考电压点和导线之间。模数转换器在输入处连接到导线。DAC生成的模拟信号的导通时段长度对应于DAC输入处的相应的数。晶体管生成电流，电流指示相应DAC的输出信号的电平以及用于导通时段的相应存储器元件的存储器状态。组合的电流将具有寄生电容的导线充电或放电到电压，该电压指示由存储器状态加权的数的和。电压被转换成加权和的数字表示。本申请的实施例还涉及一种计算的方法。
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公开(公告)号：CN114781313A
公开(公告)日：2022-07-22
申请号：CN202110800550.1
申请日：2021-07-15
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F30/392
Abstract: 一种制造模拟集成电路的方法及系统、产生布局的方法，揭示了用于自动地产生模拟集成电路的非最终布局的多个子单元的各种技术。接收模拟集成电路的多个元件规格及分割信息。基于多个元件规格及分割信息，来决定在模拟集成电路的非最终布局中沿着第一方向待产生的第一切口集合的多个第一切割位置及在非最终布局中沿着第二方向待产生的第二切口集合的多个第二切割位置。在切割位置处在非最终布局中产生第一切口集合以产生临时布局。在切割位置处在临时布局中产生第二切口集合以产生多个子单元。
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公开(公告)号：CN114465618A
公开(公告)日：2022-05-10
申请号：CN202210039343.3
申请日：2022-01-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0944 , G06F30/33
Abstract: 本申请的实施例涉及一种集成电路及其制造方法。该集成电路包括：第一电路，具有m个并联耦合的第一单元，任一第一单元包括一个或多个串联耦合的第一晶体管；以及第二电路，具有n个并联耦合的第二单元，任一第二单元包括一个或多个串联耦合的第二晶体管。第一电路的栅极端子耦合到第二电路的栅极端子。m和n是不同的正整数。
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公开(公告)号：CN112017713A
公开(公告)日：2020-12-01
申请号：CN202010484050.7
申请日：2020-06-01
Applicant: 台湾积体电路制造股份有限公司
IPC: G11C13/00
Abstract: 在一些示例中，计算器件包括多个数模转换器(DAC)，多个数模转换器的输出连接到相应的运算放大器、并且输出连接到相应的晶体管的栅极，分别与相应的存储器元件形成串联组合。串联组合连接在参考电压点和导线之间。模数转换器在输入处连接到导线。DAC生成的模拟信号的导通时段长度对应于DAC输入处的相应的数。晶体管生成电流，电流指示相应DAC的输出信号的电平以及用于导通时段的相应存储器元件的存储器状态。组合的电流将具有寄生电容的导线充电或放电到电压，该电压指示由存储器状态加权的数的和。电压被转换成加权和的数字表示。本申请的实施例还涉及一种计算的方法。
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Patent Agency Ranking
公开(公告)号：CN109427754B
公开(公告)日：2020-07-21
申请号：CN201810542411.1
申请日：2018-05-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64 , H01L23/367
Abstract: 一种半导体元件。在实施例之一中，半导体元件包含：具有顶面、底面和两个端部的电子元件；设置在顶面上的多个接触点；以及布置在多个接触点上的多个金属节点。多个接触点包含分别设置在两个端部处的两个端部接触点以及设置在两个端部接触点之间的至少一个中间接触点。多个金属节点包括分别设置在两个端部接触点上的两个端部金属节点以及设置在至少一个中间接触点上的至少一个中间金属节点。
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公开(公告)号：CN110970428A
公开(公告)日：2020-04-07
申请号：CN201910924583.X
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088
Abstract: 集成电路包括主动区，此主动区具有接合第一侧部分及第二侧部分的中心部分。具有在中心部分中的第一通道区域之一上方形成的栅极的第一晶体管具有第一阈值电压。具有在中心部分中的第二通道区域之一上方形成的栅极的第二晶体管具有第二阈值电压。具有在第一侧部分中的第三通道区域之一上方形成的栅极的第三晶体管具有第三阈值电压。具有在第二侧部分中的第四通道区域之一上方形成的栅极的第四晶体管具有第四阈值电压。第一阈值电压及第二阈值电压的第一平均值比第三阈值电压及第四阈值电压的第二平均值大预定阈值电压偏移。
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公开(公告)号：CN109427754A
公开(公告)日：2019-03-05
申请号：CN201810542411.1
申请日：2018-05-30
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64 , H01L23/367
Abstract: 一种半导体元件。在实施例之一中，半导体元件包含：具有顶面、底面和两个端部的电子元件；设置在顶面上的多个接触点；以及布置在多个接触点上的多个金属节点。多个接触点包含分别设置在两个端部处的两个端部接触点以及设置在两个端部接触点之间的至少一个中间接触点。多个金属节点包括分别设置在两个端部接触点上的两个端部金属节点以及设置在至少一个中间接触点上的至少一个中间金属节点。
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公开(公告)号：CN103425812B
公开(公告)日：2016-11-23
申请号：CN201210559158.3
申请日：2012-12-20
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5081 , G03F1/00 , G06F17/5009 , G06F17/5045 , G06F17/5068 , G06F19/00 , G06F2217/12 , G21K5/00
Abstract: 一种电路设计系统包括被配置成生成用于电路的原理图信息和预着色信息的原理图设计工具。电路设计系统还包括被配置成在非暂时性计算机可读介质上存储原理图信息和预着色信息的网表文件以及被配置成从网表文件中提取预着色信息的提取工具。包括在电路设计系统中的布局设计工具被配置成基于原理图信息和预着色信息设计至少一个掩模。电路设计系统进一步包括被配置成将至少一个掩模与原理图信息和预着色信息进行比较的布局与原理图比较工具。本发明还提供了半导体器件设计系统及其使用方法。
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公开(公告)号：CN103970924A
公开(公告)日：2014-08-06
申请号：CN201310178036.4
申请日：2013-05-14
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F17/5072 , G06F2217/10 , G06F2217/78 , H01L27/0207
Abstract: 本发明提供了一种用于设计集成电路并且预测金属氧化物半导体(MOS)阵列中的电流失配的系统和方法。选择MOS阵列中的第一单元子集并且对于这些单元中的每个单元测量电流。确定用于第一单元子集中的每个单元的电流相对于参考单元的电流的标准差。可以使用用于第一子集中的一个或多个单元的电流的被确定的标准差来确定局部变化的标准差。然后，可以确定在阵列的x和/或y方向上由例如多晶硅密度梯度效应所导致的变化的标准差，并且通过其确定用于阵列中的任何单元的电流失配。本发明还提供了用于预测金属氧化物半导体阵列中的电流失配的分析模型。
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