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公开(公告)号：CN116168736B
公开(公告)日：2023-06-23
申请号：CN202310409612.5
申请日：2023-04-18
Applicant: 安徽大学
IPC: G11C7/06 , G11C11/419
Abstract: 本发明涉及集成电路技术领域，更具体的，涉及基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，以及基于该电路设计的灵敏放大器模块。本发明提供了基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，结构简洁明了，方便实现。本发明采用上交叉耦合部与输入电路部直接串联的结构，避免了VDD到地串联过多MOS管导致输出电压余量较小的问题，同时实现了核心的数据放大功能。本发明采用自关断位线部来根据输出节点A0、A1电压变化，自适应地切断非目标位线与相应输入电路部中间节点的连接，断开非目标位线对输出节点的影响，从而降低失调电压和放大延时。
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公开(公告)号：CN116192096A
公开(公告)日：2023-05-30
申请号：CN202310132496.7
申请日：2023-02-08
Applicant: 安徽大学
Abstract: 本发明属于电路技术领域，具体涉及一种基于TFET的阻塞毛刺低功耗双边沿触发器、模块、时序电路，以及采用相应时序电路的大规模数字集成电路。该触发器由十二个PTFET晶体管P1～P12，十二个NTFET晶体管N1～N12以及五个反相器INV1～INV5构成。该型阻塞毛刺低功耗双边沿触发器包括输入级、锁存电路和输出级三个部分。其中，输入级由INV1、INV2、INV3、INV4，P1、P2、P3、N1、N2、N3构成。锁存电路由P4、P5、P6、P7、P8、P9、P10、P11，以及N4、N5、N6、N7、N8、N9、N10、N11构成。输出级由P4、N11、P12、N12以及INV5构成。其中，锁存电路和输出级电路共用器件P4和N11；输入级和输出级均采用了C单元结构。本发明解决了现有TFET触发器电路中存在信号竞争、易受毛刺信号影响、器件功耗较高等问题。
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公开(公告)号：CN115985366A
公开(公告)日：2023-04-18
申请号：CN202310039992.8
申请日：2023-01-12
Applicant: 安徽大学
IPC: G11C11/419 , G11C16/04
Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种具有高写噪声容限的MOSFET‑TFET混合型11T‑SRAM单元电路，和采用了该种11T‑SRAM单元电路布局的模块。本发明的11T‑SRAM单元电路充分利用了低电压下TFET晶体管具有更好开关特性和更低的亚阈值摆幅的优势，采用了打断锁存结构的方式，提高了单元的写噪声容限；采用漏极电压始终不低于源极电压的NTFET晶体管作为传输控制管，不仅提高了SRAM单元的写能力，而且消除了TFET器件的正向偏置电流，降低了单元的静态功耗。
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公开(公告)号：CN115811279B
公开(公告)日：2023-04-18
申请号：CN202310056204.6
申请日：2023-01-16
Applicant: 安徽大学
Abstract: 本发明空开了半导体存储器技术领域中的一种补偿位线失调电压的灵敏放大器及芯片与放大电路。灵敏放大器包括：10个NMOS晶体管N1~N10，2个PMOS晶体管P1~P2，1个电容C1。当位线BL为电荷共享位线，位线BLB为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。当位线BLB为电荷共享位线，位线BL为静态参考位线时，在偏移补偿阶段，导通，截止，在反向放大阶段，导通，截止。本发明在解决了由于失调电压引起的读取数据错误问题，在不同位线电容的情况下，本发明补偿位线失调电压能力最为突出，同时读速度快、功耗低。
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公开(公告)号：CN115831189A
公开(公告)日：2023-03-21
申请号：CN202211626686.6
申请日：2022-12-16
Applicant: 安徽大学
IPC: G11C11/419 , G06F7/544 , G06F7/57
Abstract: 本发明涉及集成电路设计领域，尤其涉及基于9T‑SRAM的存内布尔逻辑和乘累加运算的电路结构、芯片。本发明的电路结构包括计算部、冗余偏置部、灵敏放大器SA。本发明的电路结构利用冗余偏置部依据计算部的基本运算结果进行辅助计算，并通过灵敏放大器SA进行输出，省去了连接ADC模数转换电路的大面积开销，实现了存内的布尔逻辑运算和乘累加操作，保证了存储数据的独立性，提高了单元的稳定性，也使运算效率大大提高。并且本发明的电路结构基于9T‑SRAM，可保证操作时数据的独立性，抗干扰能力也好。
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Patent Agency Ranking
公开(公告)号：CN115691608A
公开(公告)日：2023-02-03
申请号：CN202211344085.6
申请日：2022-10-31
Applicant: 安徽大学
IPC: G11C11/408 , G11C11/4097 , G11C11/40 , G06F7/523 , G06F7/501
Abstract: 本发明涉及存内计算技术领域，特别是涉及一种存内计算电路、存内可回写乘法计算电路及芯片。该存内计算电路包括自上而下依次设置的权重层、计算层和第一存储层和第二存储层；权重层用于存储二进制权重；计算层用于将外部输入的二进制权重与权重层内存储的二进制权重进行乘法运算；第一存储层用于存储高四位运算结果；第二存储层用于存储低四位运算结果；存内计算电路执行乘法操作时，将输入信号线IN_B输入的四位权重与权重层存储的四位权重的乘法运算拆分成四周期的加法运算，并将运算结果存储至第一存储层和第二存储层内。本发明的电路把乘法从基于模拟域的运算引入到基于数字域的运算，并将运算结果回存，避免了模拟域乘法所遇到的问题。
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公开(公告)号：CN115482855A
公开(公告)日：2022-12-16
申请号：CN202211158024.0
申请日：2022-06-08
Applicant: 安徽大学
IPC: G11C11/417 , G11C11/412
Abstract: 本发明涉及一种10T‑SRAM单元及其数据读写方法、电路结构。10T‑SRAM单元包括NMOS晶体管N0～N7以及PMOS晶体管P0～P1。存储节点QB通过N2与字线WLL、位线BLB相连；存储节点Q通过N3与字线WLR、位线BL相连；P0和N0构成一个反相器，P1和N1构成另一个反相器，两个反相器形成交叉耦合结构；N2和N3作为传输管，各自位于交叉耦合结构左右两侧作为左右两个写通路；N4和N6构成左通路，N5和N7构成右通路。本发明能实现同一个周期读取两列数据，还能够同时进行横纵双向存内逻辑运算和BCAM数据搜索操作，并且保证了操作时数据独立性，提高了单元的抗干扰能力和计算效率。
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公开(公告)号：CN111863055B
公开(公告)日：2022-10-28
申请号：CN202010811719.9
申请日：2020-08-13
Applicant: 安徽大学 , 长鑫存储技术有限公司
Abstract: 本公开提供了一种灵敏放大器、存储器和灵敏放大器的控制方法，涉及半导体存储器技术领域。灵敏放大器包括：放大模块；控制模块，与放大模块电连接；其中，在读取第一位线上存储单元中数据的情况下，在灵敏放大器的失调补偿阶段，控制模块用于将放大模块配置为包括第一二极管结构、第一电流镜结构和输入输出相连的第一反相器；在读取第二位线上存储单元中数据的情况下，在灵敏放大器的失调补偿阶段，控制模块用于将放大模块配置为包括第二二极管结构、第二电流镜结构和输入输出相连的第二反相器。本公开可以实现灵敏放大器的失调补偿，进而提高半导体存储器的性能。
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公开(公告)号：CN111899776B
公开(公告)日：2022-09-16
申请号：CN202010769025.3
申请日：2020-08-03
Applicant: 安徽大学
IPC: G11C11/413
Abstract: 本发明公开了一种降低静态随机存储器中灵敏放大器失调电压的电路结构，该电路结构可以估量灵敏放大器自身失调电压产生的延迟，并把它转换为校准信号的长度。校准信号给灵敏放大器的输入放电，降低输入电压，从而可以有效降低灵敏放大器的失调电压，进而有效的降低了数据读取的故障率。
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公开(公告)号：CN114499497A
公开(公告)日：2022-05-13
申请号：CN202210092878.7
申请日：2022-01-26
Applicant: 安徽大学
IPC: H03K19/0185 , H03K19/00 , H03K19/003
Abstract: 本发明公开了一种强下拉锁存结构电平转换电路，包括两极输入反相器、强下拉锁存电路和DLS输出反相器；所述强下拉锁存电路包括由四个PMOS晶体管和两个NMOS晶体管构成的两部分结构，每一部分结构均包括一个RVT上拉PMOS晶体管、一个HVT中间上拉PMOS晶体管和一个LVT下拉NMOS晶体管，每一部分RVT上拉PMOS晶体管的栅极均连接于另一部分LVT下拉NMOS晶体管的漏极，构成强下拉锁存电路；两极输入反相器包括两个级联关系的反相器；DLS输出反相器作为输出反相器电路。本发明保证了先进工艺下超低内核电压转换为I/O电压的可靠性，而且具有电平转换范围广、转换速度快、可靠性高的优点。
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