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公开(公告)号：CN116124183B
公开(公告)日：2023-08-18
申请号：CN202310418208.4
申请日：2023-04-19
Applicant: 北京大学
Abstract: 本申请涉及集成电路设计领域，提供一种电容读出电路及电容读出方法。所述电路包括：电容采样电路的输出端与跨导放大器的输入端相连接；跨导放大器的输出端与流控振荡器的输入端相连接；流控振荡器的输出端与双鉴频鉴相器的输入端相连接；双鉴频鉴相器的输出端与三态逻辑器的输入端相连接；三态逻辑器的输出端与数模转换器的输入端相连接；数模转换器的输出端与跨导放大器的输入端相连接。本申请实施例提供的电容读出电路可以实现一次采样多次转换，在保证电容读出电路的读出精度的同时，减少了数字化转换的时间，进而提高了电容读出电路的读出能效，降低了读出延迟。
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公开(公告)号：CN116545960A
公开(公告)日：2023-08-04
申请号：CN202310409124.4
申请日：2023-04-17
Applicant: 北京大学
IPC: H04L49/112 , H04L49/109 , H04L49/25
Abstract: 本发明提供一种二维片上网络结构及其路由方法、装置、设备和存储介质，涉及通信技术领域。其中二维片上网络结构包括：多个处理核，任一处理核包括路由节点，路由节点包括五个输入分配器和五个输出仲裁器；任一输入分配器用于向目标输出仲裁器发送目标数据包的传输请求，目标输出仲裁器是基于目标路由方向确定的，目标路由方向是基于目标数据包的目的地址信息以及X‑Y维序路由策略确定的；目标输出仲裁器用于应答传输请求，以将目标数据包传输至目标输出仲裁器对应的目的位置，目的位置包括四个相邻路由节点中的一个路由节点或脉冲数据包编解码接口。本发明可以较好地避免死锁问题，并提高二维片上网络结构的吞吐率。
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公开(公告)号：CN116450541A
公开(公告)日：2023-07-18
申请号：CN202310201954.8
申请日：2023-02-27
Applicant: 北京大学
IPC: G06F12/0862
Abstract: 本发明提供一种自适应数据预取方法、装置、设备、介质及程序产品，包括：确定各个预取策略的第一预取性能信息；基于第一预取性能信息和各个预取策略，确定第一目标预取策略，并关闭除目标预取策略之外的所有预取策略；基于运行第一目标预取策略时对应的第二预取性能信息，对第一目标预取策略的预取配置进行调节，确定第二目标预取策略；其中，各个预取策略包括第一目标预取策略，第二目标预取策略为调节第一目标预取策略的预取配置后得到的，预取策略用于执行访存操作，以基于访存操作将从内存中获取的数据存储至高速缓存中。本发明实现了一种适配所有应用场景的具有自适应特性的数据预存技术。
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公开(公告)号：CN116074267A
公开(公告)日：2023-05-05
申请号：CN202310051841.4
申请日：2023-02-02
Applicant: 北京大学
IPC: H04L49/25 , H04L49/109 , H04L49/111 , H04L69/08 , G06F15/17 , G06F15/78 , G06N3/049 , G06N3/063
Abstract: 本发明涉及一种数据通信系统及SoC芯片，该系统包括：数据传输模块、脉冲神经网络芯片控制器、第一互联网络以及第二互联网络；所述数据传输模块用于获取所述第一互联网络中存储器的第一地址的第一数据，并传输至所述第二互联网络的所述脉冲神经网络芯片控制器内，以及获取所述第二互联网络的所述脉冲神经网络芯片控制器内的第二数据，并传输至所述第一互联网络中的所述存储器的第二地址；所述脉冲神经网络芯片控制器用于传输所述第一数据至脉冲神经网络芯片，并获取所述脉冲神经网络芯片根据所述第一数据运算处理获得的所述第二数据。该通信系统显著提高了数据传输速度。
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公开(公告)号：CN115080501A
公开(公告)日：2022-09-20
申请号：CN202210455820.4
申请日：2022-04-27
Applicant: 北京大学
Abstract: 本发明提供一种基于局部电容电荷共享的SRAM存算一体芯片，通过译码模块确定输入数据，通过按位计算模块基于电荷共享原理，在与运算模式下实现输入数据与存储数据的乘法运算，在异或运算模式下实现输入数据与存储数据的异或运算，通过全局共享开关模块将乘法运算结果进行累加。最后通过分区式模数转换模块在与运算模式下将模拟累加结果进行量化输出，在异或运算模式下将异或运算结果进行量化输出。该芯片支持与运算模式以及异或运算模式，拓宽了应用范围。其中不存在用于接收输入数据的DAC结构，可以避免在芯片中出现多比特输入数据导致的计算的非线性和涨落现象。采用分区式模数转换模块，以分区方式减少工作比较器的数量，降低量化功耗。
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Patent Agency Ranking
公开(公告)号：CN115048075A
公开(公告)日：2022-09-13
申请号：CN202210457425.X
申请日：2022-04-27
Applicant: 北京大学
IPC: G06F7/52
Abstract: 本发明提供一种基于电容耦合的SRAM存算一体芯片，包括：输入模块、按位乘法模块、电容衰减模块以及输出模块，通过输入模块接收输入数据；通过按位乘法模块实现输入数据与存储数据的乘法运算，得到乘法运算结果；并采用电容衰减模块，以层次化电容衰减器结构乘法运算结果的按层累加，不仅结构更加简单，而且计算时间更短，可以快速得到数字累加结果，提高乘法累加运算的能量效率以及计算吞吐。
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公开(公告)号：CN114936331A
公开(公告)日：2022-08-23
申请号：CN202210404841.3
申请日：2022-04-18
Applicant: 北京大学
IPC: G06F16/9537 , G06N3/04 , G06N3/06 , G06N3/08
Abstract: 本发明提供一种位置预测方法、装置、电子设备及存储介质，其中方法包括：确定历史轨迹中，等时间间隔的三个轨迹点的坐标；基于三个轨迹点的坐标，激活位置预测模型中的第一脉冲神经元，得到激活后的第一脉冲神经元输出的三个轨迹点分别对应的脉冲；基于三个轨迹点分别对应的脉冲与第一脉冲神经元和位置预测模型中的第二脉冲神经元的连接强度，激活第二脉冲神经元，得到激活后的第二脉冲神经元输出的位置预测结果。该方法通过以脉冲神经网络构建的位置预测模型，该模型根据输入的三个轨迹点的坐标信息，激活脉冲神经元并输出位置预测结果，减少了计算复杂度，缩短了输入到输出的时延，提高了预测结果的效果，进而提高了实时响应的效果。
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公开(公告)号：CN114093394A
公开(公告)日：2022-02-25
申请号：CN202111273336.1
申请日：2021-10-29
Applicant: 北京大学
Abstract: 本发明公开了一种可转置存内计算电路及其实现方法。本发明可转置存内计算电路包括可转置存内计算阵列和外围电路，可转置存内计算阵列包括16个局域阵列，每一个局域阵列包括128个存储与计算列，128个存储与计算列通过行计算线连接到一起，位于同一列的存储与计算列通过总位线和总位线反连接到一起，每个存储与计算列包括8个六管存储单元和1个电荷计算单元，通过局域位线和局域位线反并联，外围电路包括字线驱动、读写外围电路、前传输入驱动电路、16个行模数转换器、16个8选1多路复用器、16个列模数转换器和总时序控制电路；本发明的转置功能能够让边缘端的智能芯片更低功耗的实现边缘端的重训练；同时，电荷域计算提高了计算的稳定性与精度。
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公开(公告)号：CN113241105A
公开(公告)日：2021-08-10
申请号：CN202110545849.7
申请日：2021-05-19
Applicant: 北京大学
IPC: G11C11/413
Abstract: 本发明提供一种自适应辅助强度电路，包括：电平转换器和典型辅助电路；所述电平转换器，用于接收基准电压和静态随机存储器的供电电压，输出辅助电压；所述辅助电路，用于接收所述辅助电压，输出位线电压；所述位线电压作用于静态随机存储器的位线单元。本发明提供的自适应辅助强度电路，通过电平转换器改变辅助电路中的反相器的供电电压，以实现在SRAM工作在不同工作电压下可以输出不同的辅助强度，达到改变辅助强度的目标，提高SRAM在较低工作电压下的稳定性，以及降低SRAM的门管所承受的最大电压，同时大幅降低SRAM在高工作电压下的功耗，使SRAM可以稳定工作在一个较宽泛的工作电压范围，进而提高SRAM的使用寿命。
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公开(公告)号：CN108681772B
公开(公告)日：2020-09-29
申请号：CN201810282218.9
申请日：2018-04-02
Applicant: 北京大学
IPC: G06N3/063
Abstract: 本发明提供一种多模态神经元电路及神经元实现方法。该电路包括：脉冲产生电路以及与所述脉冲产生电路的连接的辅助U‑unit单元电路；所述脉冲产生电路用于在控制信号和外加电压的作用下输出预设模式的脉冲序列以实现相应的神经元；所述辅助U‑unit单元电路用于产生所述外加电压并将所述外加电压施加至所述脉冲产生电路。本发明可在需实现大规模脉冲神经网络系统时，有效地实现神经元，克服了当需实现大规模脉冲神经网络系统时，通过精确地调节偏置电压实现不同的神经元操作难度很大的问题。
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