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公开(公告)号：CN119302671A
公开(公告)日：2025-01-14
申请号：CN202411192788.0
申请日：2024-08-28
Applicant: 北京大学
IPC: A61B5/372 , A61B5/369 , A61B5/00 , G06F18/15 , G06F18/213 , G06F18/25 , G06F18/24 , G06N3/045 , G06F17/16
Abstract: 本发明涉及智能医疗领域，提供了一种基于脑电图通道内和通道间特征混合的癫痫发作预测方法，包括：获取原始脑电图，并对原始脑电图滤波和分割，生成多个脑电图窗口图像；将脑电图窗口图像输入多个特征混合模块进行特征提取，得到混合特征；每个特征混合模块包括通道内特征提取器和通道间特征提取器；通道内特征提取器用于融合各通道内的混合时间维度特征；通道间特征提取器用于融合通道间的混合空间维度特征；将混合特征输入到预测头进行分类，确定癫痫发作预测结果。本发明解决了现有技术中癫痫发作预测准确率低的缺陷，实现了高效准确地预测癫痫发作，提升预测模型的性能和泛化能力。
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公开(公告)号：CN116155843B
公开(公告)日：2024-04-16
申请号：CN202310050275.5
申请日：2023-02-01
Applicant: 北京大学
Abstract: 本发明涉及一种基于PYNQ的脉冲神经网络芯片数据通信方法及系统，分别设置上、下行FIFO处理过程并结合运用DMA存取模块，使用ZYNQ PS替代现有技术方案使用的上位机，提高系统便携性和产品供应稳定性，使用FIFO缓存器替代现有技术方案使用的BRAM，能够大幅节省脉冲神经网络芯片数据通信过程中的FPGA BRAM资源占用，且能够实现数据帧在FIFO缓存器中存入与取出同时进行，有效降低数据传输时间，实现较好的数据传输性能。
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公开(公告)号：CN116662250A
公开(公告)日：2023-08-29
申请号：CN202310408126.1
申请日：2023-04-17
Applicant: 北京大学
IPC: G06F15/173 , G06F15/78 , G06N3/0464 , G06N3/049 , G06N3/063 , G06N3/08
Abstract: 本发明提供一种片上网络电路及电子设备，所述片上网络电路包括五个层级的路由模块电路和资源电路，路由模块电路包括五个层级的路由层，资源电路包括多个类脑芯片处理核；路由模块电路中的第一路由层连接的四个路由节点作为第二路由层，第二路由层中的每个路由节点分别连接四个路由节点作为第三路由层，第三路由层中的每个路由节点分别连接四个路由节点作为第四路由层，第四路由层中的每个路由节点分别连接四个路由节点作为第五路由层，第五路由层中的每个路由节点分别连接四个类脑芯片处理核；越接近所述根路由节点的路由节点的并行通道数越多。本发明实现避免网格结构的延迟过大，以及改善片上网络电路的拥堵问题。
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公开(公告)号：CN116523005A
公开(公告)日：2023-08-01
申请号：CN202310288672.6
申请日：2023-03-23
Applicant: 北京大学
IPC: G06N3/049 , G06N3/0464 , G06N3/063 , G06N5/04 , G06N3/09
Abstract: 本发明公开一种脉冲神经网络推理方法及系统，其中脉冲神经网络推理方法，包括：获取推理任务对应的待处理对象；根据中间表示将所述待处理对象转换为类脑芯片支持的输入帧；根据被部署的中间表示的脉冲神经网络模型对输入帧执行推理运算，所述中间表示为预先集成封装在所述脉冲神经网络推理系统中，用于采用字符串定义脉冲神经网络的层功能信息，所述脉冲神经网络模型由已训练的人工神经网络模型转换得到；对推理运算后的输出帧进行解析转换为任务处理结果。本发明使得用户无需了解类脑芯片底层架构的情况下，也可以便捷地使用类脑芯片。
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公开(公告)号：CN116663627A
公开(公告)日：2023-08-29
申请号：CN202310410783.X
申请日：2023-04-17
Applicant: 北京大学
Abstract: 本发明提供的一种数字神经形态计算处理器及计算方法，该处理器通过数据包路由模块、数据缓存模块、突触连接存储模块和神经元计算模块，获取神经网络输入数据，以确定神经网络输入数据的神经网络类型，接着，根据预先存储的神经网络突触权重值以及神经元参数，对输入的脉冲神经网络脉冲信号或者人工神经网络激活值进行运算，并根据神经网络类型输出运算结果。现有的基于模型转换方法的计算处理器需要进行模型算法转换，导致出现明显的精度损失。而本发明既可以应用于脉冲神经网络，也可以应用于人工神经网络，并且无需进行模型算法转换，避免了模型转换过程中的精度损失。
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Patent Agency Ranking
公开(公告)号：CN120017567A
公开(公告)日：2025-05-16
申请号：CN202510476261.9
申请日：2025-04-16
Applicant: 北京大学
IPC: H04L45/00 , G06F15/78 , G06F15/173 , H04L47/12
Abstract: 本发明涉及通信领域，提供了一种片上网络装置及路由方法，该装置包括：多个六边形拓扑结构的核心节点，每个核心节点包括六个通信通道模块和路由模块，六个通信通道模块分别与六个相邻的核心节点相连；路由模块包括输入分配器、输出仲裁器、同步先入先出队列单元和本地输出缓存，输入分配器用于根据数据包的目标地址和路由算法将数据包分配到特定的输出通道，输出仲裁器用于在多个数据包竞争同一输出通道时选择优先级较高的数据包进行传输；六个通信通道模块按照顺时针方向依次为XY+、X+、Y‑、XY‑、X‑和Y+方向。本发明解决了现有技术中片上网络通信带宽低、难以适应不同拥塞场景的问题，实现了高通信带宽、无死锁的路由机制。
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公开(公告)号：CN116663626A
公开(公告)日：2023-08-29
申请号：CN202310410779.3
申请日：2023-04-17
Applicant: 北京大学
Abstract: 本发明提供一种基于乒乓架构的稀疏脉冲神经网络加速器，通过传输压缩权重值至压缩权重计算模块，使用稀疏脉冲检测模块从脉冲输入信号中提取有效脉冲索引，避免了后续每一位脉冲信号都参与运算，减少了计算量，压缩权重计算模块根据有效脉冲索引将上述压缩权重值中的非零值累加至神经元的膜电位上，最终决定是否发放脉冲或不发放脉冲。与传统的突触交叉阵列中所有突触都被激活并参与运算的技术方案相比，本发明中仅对有效脉冲索引对应的突触权重进行激活，其他突触都不参与运算，从而减少了计算量，降低了整个芯片的运行功耗，提高了脉冲神经网络的运行速度、能效和面积效率。
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公开(公告)号：CN116155843A
公开(公告)日：2023-05-23
申请号：CN202310050275.5
申请日：2023-02-01
Applicant: 北京大学
Abstract: 本发明涉及一种基于PYNQ的脉冲神经网络芯片数据通信方法及系统，分别设置上、下行FIFO处理过程并结合运用DMA存取模块，使用ZYNQ PS替代现有技术方案使用的上位机，提高系统便携性和产品供应稳定性，使用FIFO缓存器替代现有技术方案使用的BRAM，能够大幅节省脉冲神经网络芯片数据通信过程中的FPGA BRAM资源占用，且能够实现数据帧在FIFO缓存器中存入与取出同时进行，有效降低数据传输时间，实现较好的数据传输性能。
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公开(公告)号：CN118627562A
公开(公告)日：2024-09-10
申请号：CN202410678677.4
申请日：2024-05-29
Applicant: 北京大学
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明提供一种ANN/SNN加速器及ANN/SNN神经元加速计算方法，加速器包括M个神经计算核，每个神经计算核包括Q个神经元；还包括寄存器堆、SRAM、膜电位累积器、发射器及神经元封装模块，其中，神经元封装模块用于当神经计算核需同时接收大于单个神经元扇入阈值的输入时，通过将N个神经元封装为神经元封装组，通过神经元封装组内的第一个神经元提取W个输入，并根据SRAM中所述第一个神经元的存储位置，以获得所述第一个神经元中各突触的权重参数，按照预设间隔将W个输入划分为多个输入批数据，将输入批数据发送到膜电位累加器中与权重参数进行运算，并将运算后的膜电位传递到神经元封装组内的下一个神经元用于下一组W个输入的运算，直至N个神经元完成运算。本发明利用神经元封装技术，可大幅扩展每个神经元可接收的扇入数量。
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公开(公告)号：CN116663623A
公开(公告)日：2023-08-29
申请号：CN202310410119.5
申请日：2023-04-17
Applicant: 北京大学
Abstract: 本发明提供一种类脑突触学习方法及类脑技术的神经形态硬件系统，方法包括：确定类脑突触学习电路中突触前神经元和突触后神经元产生的脉冲对，脉冲对包括突触前神经元产生的输入脉冲和突触后神经元产生的输出脉冲；基于脉冲对，确定脉冲对相对应的STDP机制，以及与STDP机制相对应的突触权重；基于脉冲对以及突触权重，进行类脑突触学习电路对应的STDP学习；其中，STDP机制为脉冲时间依赖可塑性机制，脉冲对的前后脉冲根据时间先后关系与所述STDP机制中的长时程增强过程或长时程抑制过程相对应。本发明实现提升类脑智能的在线学习，发挥类脑计算广泛适用的环境自适应特性。
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