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公开(公告)号：CN120017567A
公开(公告)日：2025-05-16
申请号：CN202510476261.9
申请日：2025-04-16
Applicant: 北京大学
IPC: H04L45/00 , G06F15/78 , G06F15/173 , H04L47/12
Abstract: 本发明涉及通信领域，提供了一种片上网络装置及路由方法，该装置包括：多个六边形拓扑结构的核心节点，每个核心节点包括六个通信通道模块和路由模块，六个通信通道模块分别与六个相邻的核心节点相连；路由模块包括输入分配器、输出仲裁器、同步先入先出队列单元和本地输出缓存，输入分配器用于根据数据包的目标地址和路由算法将数据包分配到特定的输出通道，输出仲裁器用于在多个数据包竞争同一输出通道时选择优先级较高的数据包进行传输；六个通信通道模块按照顺时针方向依次为XY+、X+、Y‑、XY‑、X‑和Y+方向。本发明解决了现有技术中片上网络通信带宽低、难以适应不同拥塞场景的问题，实现了高通信带宽、无死锁的路由机制。
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公开(公告)号：CN116663626A
公开(公告)日：2023-08-29
申请号：CN202310410779.3
申请日：2023-04-17
Applicant: 北京大学
Abstract: 本发明提供一种基于乒乓架构的稀疏脉冲神经网络加速器，通过传输压缩权重值至压缩权重计算模块，使用稀疏脉冲检测模块从脉冲输入信号中提取有效脉冲索引，避免了后续每一位脉冲信号都参与运算，减少了计算量，压缩权重计算模块根据有效脉冲索引将上述压缩权重值中的非零值累加至神经元的膜电位上，最终决定是否发放脉冲或不发放脉冲。与传统的突触交叉阵列中所有突触都被激活并参与运算的技术方案相比，本发明中仅对有效脉冲索引对应的突触权重进行激活，其他突触都不参与运算，从而减少了计算量，降低了整个芯片的运行功耗，提高了脉冲神经网络的运行速度、能效和面积效率。
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公开(公告)号：CN116663627A
公开(公告)日：2023-08-29
申请号：CN202310410783.X
申请日：2023-04-17
Applicant: 北京大学
Abstract: 本发明提供的一种数字神经形态计算处理器及计算方法，该处理器通过数据包路由模块、数据缓存模块、突触连接存储模块和神经元计算模块，获取神经网络输入数据，以确定神经网络输入数据的神经网络类型，接着，根据预先存储的神经网络突触权重值以及神经元参数，对输入的脉冲神经网络脉冲信号或者人工神经网络激活值进行运算，并根据神经网络类型输出运算结果。现有的基于模型转换方法的计算处理器需要进行模型算法转换，导致出现明显的精度损失。而本发明既可以应用于脉冲神经网络，也可以应用于人工神经网络，并且无需进行模型算法转换，避免了模型转换过程中的精度损失。
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公开(公告)号：CN118940203A
公开(公告)日：2024-11-12
申请号：CN202410827106.2
申请日：2024-06-25
Applicant: 北京大学
IPC: G06F18/25 , G06F18/24 , G06F17/18 , G06F17/11 , G06N5/04 , G06N3/063 , G06N3/048 , G06N3/0464 , G06N3/08
Abstract: 本发明提供一种ANN和SNN异构融合处理器及异构融合处理方法，处理器包括ANN计算核、SNN计算核、第一异步FIFO及第二异步FIFO；ANN计算核用于第一权重精度的稠密计算，SNN计算核用于第二权重精度的稀疏计算，其中，第一权重精度和第二权重精度用于表征权重的比特长度，且第一权重精度低于第二权重精度；第一异步FIFO的输入端连接ANN计算核，输出端连接SNN计算核，第一异步FIFO用于在层间融合模式下，将ANN计算核的计算结果传输至SNN计算核；第二异步FIFO的输入端连接SNN计算核，输出端连接ANN计算核，第二异步FIFO用于在层内融合模式下，将SNN计算核的计算结果传输至ANN计算核；ANN和SNN异构融合处理器用于根据输入的待推理数据的权重精度和稀疏性，选择性地限定ANN计算核和SNN计算核的运行状态，以实现ANN和SNN的不同异构融合模式。本发明可提高推理系统的吞吐率和能效。
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公开(公告)号：CN118982057A
公开(公告)日：2024-11-19
申请号：CN202410817967.2
申请日：2024-06-24
Applicant: 北京大学
IPC: G06N3/082 , G06N3/0464 , G06N3/063
Abstract: 本发明提供一种SNN加速器及SNN突触权重混合压缩存储方法，SNN加速器包括16个神经计算核，每个神经计算核均包括权重存储模块；16个神经计算核包括8个第一计算核、4个第二计算核和4个第三计算核，其中，第一计算核中的权重存储模块采用无权重压缩存储算法，第二计算核中的权重存储模块采用第一权重压缩存储算法，第三计算核中的权重存储模块采用第二权重压缩存储算法；无权重压缩存储算法用于对稠密性的突触权重阵列进行无权重压缩存储，第一权重压缩存储算法用于对第一稀疏性的突触权重阵列进行压缩存储，第二权重压缩存储算法用于对第二稀疏性的突触权重阵列进行压缩存储。本发明利用不同层间突触权重稀疏度差异设计多核异构的脉冲神经网络加速器，最大化矩阵压缩效率，提高了峰值算力、吞吐率和能效。
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Patent Agency Ranking
公开(公告)号：CN116662250A
公开(公告)日：2023-08-29
申请号：CN202310408126.1
申请日：2023-04-17
Applicant: 北京大学
IPC: G06F15/173 , G06F15/78 , G06N3/0464 , G06N3/049 , G06N3/063 , G06N3/08
Abstract: 本发明提供一种片上网络电路及电子设备，所述片上网络电路包括五个层级的路由模块电路和资源电路，路由模块电路包括五个层级的路由层，资源电路包括多个类脑芯片处理核；路由模块电路中的第一路由层连接的四个路由节点作为第二路由层，第二路由层中的每个路由节点分别连接四个路由节点作为第三路由层，第三路由层中的每个路由节点分别连接四个路由节点作为第四路由层，第四路由层中的每个路由节点分别连接四个路由节点作为第五路由层，第五路由层中的每个路由节点分别连接四个类脑芯片处理核；越接近所述根路由节点的路由节点的并行通道数越多。本发明实现避免网格结构的延迟过大，以及改善片上网络电路的拥堵问题。
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公开(公告)号：CN118627562A
公开(公告)日：2024-09-10
申请号：CN202410678677.4
申请日：2024-05-29
Applicant: 北京大学
IPC: G06N3/063 , G06N3/0464
Abstract: 本发明提供一种ANN/SNN加速器及ANN/SNN神经元加速计算方法，加速器包括M个神经计算核，每个神经计算核包括Q个神经元；还包括寄存器堆、SRAM、膜电位累积器、发射器及神经元封装模块，其中，神经元封装模块用于当神经计算核需同时接收大于单个神经元扇入阈值的输入时，通过将N个神经元封装为神经元封装组，通过神经元封装组内的第一个神经元提取W个输入，并根据SRAM中所述第一个神经元的存储位置，以获得所述第一个神经元中各突触的权重参数，按照预设间隔将W个输入划分为多个输入批数据，将输入批数据发送到膜电位累加器中与权重参数进行运算，并将运算后的膜电位传递到神经元封装组内的下一个神经元用于下一组W个输入的运算，直至N个神经元完成运算。本发明利用神经元封装技术，可大幅扩展每个神经元可接收的扇入数量。
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公开(公告)号：CN116663623A
公开(公告)日：2023-08-29
申请号：CN202310410119.5
申请日：2023-04-17
Applicant: 北京大学
Abstract: 本发明提供一种类脑突触学习方法及类脑技术的神经形态硬件系统，方法包括：确定类脑突触学习电路中突触前神经元和突触后神经元产生的脉冲对，脉冲对包括突触前神经元产生的输入脉冲和突触后神经元产生的输出脉冲；基于脉冲对，确定脉冲对相对应的STDP机制，以及与STDP机制相对应的突触权重；基于脉冲对以及突触权重，进行类脑突触学习电路对应的STDP学习；其中，STDP机制为脉冲时间依赖可塑性机制，脉冲对的前后脉冲根据时间先后关系与所述STDP机制中的长时程增强过程或长时程抑制过程相对应。本发明实现提升类脑智能的在线学习，发挥类脑计算广泛适用的环境自适应特性。
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公开(公告)号：CN116663622A
公开(公告)日：2023-08-29
申请号：CN202310408120.4
申请日：2023-04-17
Applicant: 北京大学
Abstract: 本发明提供一种生物可信的神经元计算电路及计算方法，该电路通过突触整合模块、泄露整合模块、阈值比较及脉冲发放模块，对上一时刻的膜电平和神经网络脉冲信号进行运算，获取当前时刻的膜电平，并根据当前时刻的膜电平生成脉冲信号。相比于传统数模混合设计过于追求精确的神经形态行为，以及传统数字设计过于追求极低的计算复杂度，本发明的生物可信的神经元计算电路在生物置信性和计算复杂度之间做了更好的折衷，以较小的硬件代价就能够实现更加丰富的神经元动力学行为，实现了最大规模的强化LIF神经元集成和突触集成，使之能够部署更加复杂、更加多元的神经形态类脑应用。
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公开(公告)号：CN116545960A
公开(公告)日：2023-08-04
申请号：CN202310409124.4
申请日：2023-04-17
Applicant: 北京大学
IPC: H04L49/112 , H04L49/109 , H04L49/25
Abstract: 本发明提供一种二维片上网络结构及其路由方法、装置、设备和存储介质，涉及通信技术领域。其中二维片上网络结构包括：多个处理核，任一处理核包括路由节点，路由节点包括五个输入分配器和五个输出仲裁器；任一输入分配器用于向目标输出仲裁器发送目标数据包的传输请求，目标输出仲裁器是基于目标路由方向确定的，目标路由方向是基于目标数据包的目的地址信息以及X‑Y维序路由策略确定的；目标输出仲裁器用于应答传输请求，以将目标数据包传输至目标输出仲裁器对应的目的位置，目的位置包括四个相邻路由节点中的一个路由节点或脉冲数据包编解码接口。本发明可以较好地避免死锁问题，并提高二维片上网络结构的吞吐率。
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