公开(公告)号：CN114078952A

公开(公告)日：2022-02-22

申请号：CN202111014848.6

申请日：2021-08-31

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑兆钦 ,  洪以则 ,  江宏礼 ,  陈自强 ,  李连忠 ,  蔡劲

IPC: H01L29/06 ,  H01L29/10 ,  H01L29/417 ,  H01L29/423 ,  H01L21/336 ,  H01L29/78

Abstract: 公开了方法包括在衬底上方形成第一牺牲层，以及在第一牺牲层上方形成夹层结构。该夹层结构包括第一隔离层、位于第一隔离层上方的二维材料以及位于二维材料上方的第二隔离层。该方法还包括：在夹层结构上方形成第二牺牲层；在二维材料的相对端上形成第一源极/漏极区和第二源极/漏极区，并且第一源极/漏极区和第二源极/漏极区接触二维材料的侧壁；去除第一牺牲层和第二牺牲层以生成间隔；以及形成填充间隔的栅极堆叠件。本发明的实施例涉及一种半导体器件及另一种半导体器件。

公开(公告)号：CN109585448B

公开(公告)日：2021-04-20

申请号：CN201711278787.8

申请日：2017-12-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑兆钦 ,  云惟胜 ,  陈奕升 ,  余绍铭 ,  陈自强 ,  叶致锴

IPC: H01L27/092 ,  H01L21/8238

Abstract: 本发明实施例提供一种半导体器件，其包括：衬底；在衬底上方的I/O器件；以及在衬底上方的核心器件。I/O器件包括第一栅极结构，第一栅极结构具有：界面层；在界面层上方的第一高k介电堆叠件；以及导电层，导电层在第一高k介电堆叠件上方并且与第一高k介电堆叠件物理接触。核心器件包括第二栅极结构，第二栅极结构具有：界面层；在界面层上方的第二高k介电堆叠件；以及导电层，导电层在第二高k介电堆叠件上方并且与第二高k介电堆叠件物理接触。第一高k介电堆叠件包括第二高k介电堆叠件和第三介电层。本发明实施例还提供一种制造半导体器件的方法。

公开(公告)号：CN112151676A

公开(公告)日：2020-12-29

申请号：CN202010955885.6

申请日：2014-11-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周淳朴 ,  柯志欣 ,  邱博文 ,  郑兆钦 ,  吕俊颉 ,  黄崎峰 ,  陈焕能 ,  薛福隆

IPC: H01L49/02 ,  H01L23/522 ,  H01L23/532 ,  H01L21/768

Abstract: 本发明提供了具有石墨烯结构的电容器、包括其的半导体器件及其形成方法。电容器包括具有多个第一石墨烯层的第一石墨烯结构。电容器还包括位于第一石墨烯结构上方的介电层。电容器还包括位于介电层上方的第二石墨烯结构，其中，第二石墨烯结构具有多个第二石墨烯层。

公开(公告)号：CN111261661A

公开(公告)日：2020-06-09

申请号：CN201911200857.7

申请日：2019-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 江宏礼 ,  陈佑昇 ,  郑兆钦 ,  陈自强

IPC: H01L27/24

Abstract: 一种半导体器件包括：逻辑电路，包括设置在衬底上方的晶体管；多层，每个层包括分别设置在逻辑电路上方的金属布线层和层间介电层；以及存储器阵列。金属布线的多层以更靠近衬底的顺序包括第一层、第二层、第三层和第四层，并且存储器阵列包括设置在第三层中的下部多层。本发明的实施例还涉及半导体器件的制造方法。

公开(公告)号：CN110875374A

公开(公告)日：2020-03-10

申请号：CN201910329043.7

申请日：2019-04-23

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王梓仲 ,  郑兆钦 ,  陈自强 ,  李东颖

IPC: H01L29/06 ,  H01L29/78

Abstract: 本揭露描述用于形成栅极全环绕FET元件中源极/漏极区域与纳米线通道区域之间的低电阻接合面的技术。一种半导体结构包括基板、垂直堆叠于基板之上的多个单独半导体纳米线条、邻接多个单独半导体纳米线条中的每一者且侧向接触多个单独半导体纳米线条中的每一者的半导体磊晶区域、至少部分地在多个单独半导体纳米线条之上的栅极结构以及侧向位于半导体磊晶区域与栅极结构之间的介电结构。

公开(公告)号：CN110783200A

公开(公告)日：2020-02-11

申请号：CN201910675829.4

申请日：2019-07-25

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑兆钦 ,  江宏礼 ,  陈自强 ,  陈奕升

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/423 ,  H01L29/167

Abstract: 本揭示是关于半导体元件及其制造方法。在制造半导体元件的方法中，鳍结构形成于底部鳍结构上方，其中鳍结构为交替堆叠第一半导体层及第二半导体层。具有侧壁间隔物的牺牲栅极结构形成于鳍结构上方。去除未由牺牲栅极结构覆盖的鳍结构的源极/漏极区域。横向凹陷第二半导体层。介电内部间隔物形成在经凹陷第二半导体层的横向端部。横向凹陷第一半导体层。形成源极/漏极磊晶层以接触经凹陷第一半导体层的横向端部。去除第二半导体层，从而露出通道区域中的第一半导体层。围绕第一半导体层形成栅极结构。

公开(公告)号：CN110783192A

公开(公告)日：2020-02-11

申请号：CN201910697363.8

申请日：2019-07-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑兆钦 ,  陈奕升 ,  江宏礼 ,  陈自强

IPC: H01L21/335 ,  H01L21/336 ,  H01L29/775 ,  H01L29/78 ,  H01L29/161 ,  H01L29/165 ,  H01L21/8238 ,  H01L27/092

Abstract: 在制造半导体器件的方法中，在底部鳍结构上方形成鳍结构，其中包含Ge的第一半导体层和第二半导体层交替堆叠。增大第一半导体层中的Ge浓度。在鳍结构上方形成牺牲栅极结构。在鳍结构的源极/漏极区上方形成源极/漏极外延层。去除牺牲栅极结构。去除沟道区中的第二半导体层，从而释放其中Ge浓度增大的第一半导体层。在Ge浓度增大的第一半导体层周围形成栅极结构。本发明的实施例还涉及半导体器件。

公开(公告)号：CN110491942A

公开(公告)日：2019-11-22

申请号：CN201811278768.X

申请日：2018-10-30

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑兆钦 ,  陈奕升 ,  陈自强 ,  黄士轩 ,  江宏礼

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/417 ,  H01L21/336 ,  H01L27/088 ,  H01L21/8234

Abstract: 本揭露涉及多栅极半导体装置和其形成方法。一种多栅极半导体结构，其包含多个纳米线、放置在所述多个纳米线上方的栅极结构和在所述多个纳米线的各者的两端处的源极/漏极结构。所述源极/漏极结构包含导体，且所述导体的底面低于所述多个纳米线。

公开(公告)号：CN109427901A

公开(公告)日：2019-03-05

申请号：CN201810614091.6

申请日：2018-06-14

Applicant: 台湾积体电路制造股份有限公司

Inventor： 郑兆钦 ,  陈自强 ,  徐振峰 ,  杨玉麟 ,  李东颖 ,  叶致锴

IPC: H01L29/78 ,  H01L21/336

Abstract: 在衬底的第一区域和第二区域中形成纳米线器件和鳍器件。为了形成器件，形成第一材料和第二材料的交替层，邻近于第一材料层形成内部间隔件，并且之后去除第一材料层以形成纳米线而不去除第二区域内的第一材料层。在第一区域和第二区域内形成栅极电介质和栅电极的栅极结构以在第一区域中形成纳米线器件并且在第二区域中形成鳍器件。本发明实施例涉及半导体器件和方法。

公开(公告)号：CN105679839A

公开(公告)日：2016-06-15

申请号：CN201410657766.7

申请日：2014-11-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 周淳朴 ,  柯志欣 ,  邱博文 ,  郑兆钦 ,  吕俊颉 ,  黄崎峰 ,  陈焕能 ,  薛福隆

IPC: H01L29/92 ,  H01L21/02

Abstract: 本发明提供了具有石墨烯结构的电容器、包括其的半导体器件及其形成方法。电容器包括具有多个第一石墨烯层的第一石墨烯结构。电容器还包括位于第一石墨烯结构上方的介电层。电容器还包括位于介电层上方的第二石墨烯结构，其中，第二石墨烯结构具有多个第二石墨烯层。