公开(公告)号：CN103278759B

公开(公告)日：2016-02-17

申请号：CN201310157703.0

申请日：2013-05-02

Applicant: 北京大学

Inventor： 安霞 ,  冯慧 ,  黄良喜 ,  黄如

IPC: G01R31/26

CPC classification number: G01R19/16528 ,  G01R31/2628 ,  G01R31/2642

Abstract: 本发明公开了一种分离HCI直流应力下SOI器件阈值电压漂移量的方法，属于半导体可靠性测试领域。该方法在SOI PMOSFET栅端和漏端同时加应力偏置下将HCI直流应力下HCI效应与NBTI效应对阈值电压漂移量影响分离，分别得到HCI效应和NBTI效应对应的阈值电压漂移量。采用本发明可以有助于更好的理解在VG＝VD应力下HCI效应的退化机制，从而更好的对器件建模并更精确的预测器件的寿命。

公开(公告)号：CN104332442A

公开(公告)日：2015-02-04

申请号：CN201410616327.1

申请日：2014-11-05

Applicant: 北京大学

Inventor： 黄如 ,  林猛 ,  黎明 ,  安霞 ,  赵阳 ,  张冰馨 ,  刘朋强 ,  夏宇轩 ,  张兴

IPC: H01L21/8238

CPC classification number: H01L21/8238 ,  H01L21/823878 ,  H01L21/823892

Abstract: 本发明公开了一种锗基CMOS的制备方法，属于半导体器件领域。该方法利用离子注入的方法精确控制阱的深度与掺杂浓度，并在注入后通过牺牲氧化的方法改善由于离子注入、淀积掩蔽层与场区氧化物带来的锗基衬底表面的粗糙度的退化。本发明工艺简单，与传统硅基CMOS工艺兼容，易于实现。

公开(公告)号：CN104241385A

公开(公告)日：2014-12-24

申请号：CN201410490291.7

申请日：2014-09-23

Applicant: 北京大学

Inventor： 黄如 ,  武唯康 ,  安霞 ,  刘静静 ,  陈叶华 ,  张曜 ,  张兴

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/336

CPC classification number: H01L29/42392 ,  H01L29/66477 ,  H01L29/78654

Abstract: 一种具有较小版图面积的环栅场效应晶体管，包括：衬底(1)；在衬底上的浅槽隔离区STI(5)；在衬底上且被STI区包围的源区(2)；被源区包围的栅介质(7)；覆盖在栅介质上的栅电极材料(4)；以及被栅包围在中心的漏区(3)；其中，所述的栅介质(7)具有折叠、嵌套或并列这三种结构之一或之二或之三的任意组合，使得栅介质(7)在较小的有源区面积下具有较大的栅宽，其中有源区面积包括源区、漏区和沟道区。本发明在保证场效应晶体管具有抗辐照的环栅结构特点的同时，对器件的栅进行了弯曲折叠、嵌套或并列排布，大大缩小了器件的版图面积，减小了源漏区寄生电容。

公开(公告)号：CN102621473B

公开(公告)日：2014-11-05

申请号：CN201210109526.4

申请日：2012-04-13

Applicant: 北京大学

Inventor： 安霞 ,  杨东 ,  黄良喜 ,  黄如

IPC: G01R31/26

Abstract: 本发明公开了一种实时监控NBTI效应界面态产生的测试方法，属于半导体器件可靠性测试领域。该方法将NBT应力偏置中栅端的直流电压信号源变为脉冲信号源，在不同时间NBT应力后，采用电荷泵法测得衬底电流，即时监控因NBTI效应所导致界面态电荷的增加。本发明测试方法相对于常用的监控界面态电荷变化的测试方法更具有实时性，减少NBTI退化的恢复量，从而更能有效地评估NBTI效应对器件特性的影响。

公开(公告)号：CN102610644B

公开(公告)日：2014-08-13

申请号：CN201110436081.6

申请日：2011-12-22

Applicant: 北京大学

Inventor： 黄如 ,  谭斐 ,  安霞 ,  黄芊芊 ,  杨东 ,  张兴

IPC: H01L29/78 ,  H01L29/10 ,  H01L21/336 ,  H01L21/762

Abstract: 本发明公开了一种抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法。本发明的SOI器件包括半导体衬底、埋氧层、半导体体区、栅区、源区和漏区、栅侧墙以及LDD区，其中在半导体体区引入两个防止泄漏通道产生的隔离保护层，该隔离保护层位于半导体体区中埋氧层的正上方，分别紧临源区和漏区。本发明中的隔离保护层的禁带宽度远远大于硅材料的禁带宽度，所以反型电子在源区和漏区间移动需要克服较大的势垒高度，背栅反型的导电通道很难形成，抑制了辐射时背栅泄漏电流的产生。本发明基于SOI器件的常规工艺，制作方法简单，不需要引入额外的光刻版，且由于隔离保护层并未延展至整个背栅沟道，减小了对前栅阈值电压的影响。

公开(公告)号：CN102522424B

公开(公告)日：2014-04-30

申请号：CN201110436842.8

申请日：2011-12-23

Applicant: 北京大学

Inventor： 黄如 ,  谭斐 ,  安霞 ,  黄芊芊 ,  杨东 ,  张兴

IPC: H01L29/32 ,  H01L27/092 ,  H01L21/8238

CPC classification number: H01L29/7833 ,  H01L21/823878 ,  H01L27/0921 ,  H01L29/32

Abstract: 本发明公开了一种减小电荷共享效应的CMOS器件及其制备方法。本发明的CMOS器件在隔离区的正下方设置俘获载流子的附加隔离区。该附加隔离区的材料为多孔硅等，由于多孔硅是一种通过电化学阳极氧化单晶硅片形成的海绵状结构的功能材料，多孔硅的表面层内存在大量的微孔和悬挂键。这些缺陷会在多孔硅的禁带中央形成缺陷态，缺陷态可俘获载流子，导致电阻增大，且随着腐蚀电流密度的增大，孔隙率增大，多孔硅中的缺陷增多。本发明中利用多孔硅中缺陷态俘获载流子的特性可减小重离子引起的电荷共享效应，浅沟道隔离STI区和下方隔离区的形成只需要一次光刻，工艺简单，且可以极大地提高集成电路的抗辐射性能。

公开(公告)号：CN102386186B

公开(公告)日：2014-02-19

申请号：CN201110359705.9

申请日：2011-11-14

Applicant: 北京大学

Inventor： 黄如 ,  谭斐 ,  安霞 ,  黄芊芊 ,  杨东 ,  张兴

IPC: H01L27/092 ,  H01L29/08 ,  H01L21/8238

CPC classification number: H01L29/6653 ,  H01L21/823814 ,  H01L29/1083 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本发明公开了一种减小辐射产生电荷收集的CMOS器件及其制备方法。本发明的CMOS器件在源区和漏区的正下方设置重掺杂的抑制电荷收集区，该区域的掺杂类型和源区和漏区的掺杂类型相反，且掺杂浓度不小于源区和漏区的掺杂浓度。抑制电荷收集区的横向范围略小于或者等于源区和漏区的横向范围，且向沟道的横向位置不超过源区和漏区的边缘。本发明的CMOS器件可以大大减小单粒子作用下出现的“漏斗”范围，使在电场作用下瞬时收集的电荷减小。由于耗尽层宽度变窄，在“漏斗”范围内的电子空穴对扩散至耗尽层边缘更加困难，因此敏感节点收集的电荷会大大降低，有效抑制单粒子瞬态对集成电路造成的影响。

公开(公告)号：CN103367450A

公开(公告)日：2013-10-23

申请号：CN201310167855.9

申请日：2013-05-09

Applicant: 北京大学

Inventor： 黄如 ,  谭斐 ,  安霞 ,  武唯康 ,  冯慧

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明公开了一种抗辐射加固的SOI器件及其制备方法。本发明的SOI器件包括半导体衬底、埋氧层、体区、栅区、源区和漏区、栅侧墙、LDD区及隔离氧化层，其中，在体区的下表面和埋氧层的上表面之间，以及体区在宽度方向上的两个侧壁与隔离氧化层之间设置有U型保护层，沿着沟道的宽度方向形状成U型。本发明在体区中引入U型保护层，即使辐射使得在厚的埋氧层和隔离氧化层中陷入大量的电荷，重掺杂的U型保护层也很难发生反型。对于全耗尽SOI器件，由于埋氧上方存在重掺杂区，背面体区-埋氧层界面处的表面电势不容易受到辐射在埋氧中陷入的正电荷的影响，因此引入重掺杂的U型可以减小辐射对全耗尽SOI器件前栅阈值电压的影响。

公开(公告)号：CN103151254A

公开(公告)日：2013-06-12

申请号：CN201310084986.0

申请日：2013-03-18

Applicant: 北京大学

Inventor： 黄如 ,  林猛 ,  李志强 ,  安霞 ,  黎明 ,  云全新 ,  李敏 ,  刘朋强 ,  张兴

IPC: H01L21/28 ,  H01L21/283

CPC classification number: H01L21/28537 ,  H01L21/02052 ,  H01L21/02192 ,  H01L21/02266 ,  H01L21/02271 ,  H01L21/0228 ,  H01L21/28568 ,  H01L21/3213 ,  H01L29/66143 ,  H01L29/66848 ,  H01L29/806 ,  H01L29/812 ,  H01L29/872

Abstract: 本发明公布了一种锗基肖特基结的制备方法，包括：对N型锗基衬底进行表面清洗，然后在其表面淀积一层CeO2，再淀积一层金属。稀土气化物CeO2与锗衬底接触，可在界面处形成稳定的Ce-O-Ge键，有利于降低界面态密度低，提高界面质量，并减小MIGS，抑制费米级钉扎。同时，CeO2在其金属与锗衬底之间引入的隧穿电阻相对于Si3N4、Al2O3、Ge3N4等情况要小。鉴于与锗衬底良好的界面特性与小的导带偏移量，CeO2介质层的插入适合制备低电阻率的锗基肖特基结。

公开(公告)号：CN102938418A

公开(公告)日：2013-02-20

申请号：CN201210440187.8

申请日：2012-11-07

Applicant: 北京大学

Inventor： 黄如 ,  谭斐 ,  安霞 ,  黄良喜 ,  武唯康 ,  张兴

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明公开了一种抑制辐射引起的背栅泄漏电流的SOI器件及其制备方法。本发明的SOI器件包括：衬底、埋氧层、半导体体区、栅区、源区和漏区、栅侧墙、轻掺杂漏LDD区以及防泄漏区；防泄漏区凹陷在埋氧层内，并且位于半导体体区之下。本发明光刻SOI器件的埋氧层形成凹陷区，外延生长半导体材料并对其分区域进行掺杂，形成防泄漏区，位于中间的第二部分为重掺杂区，不易被辐射在埋氧形成的带正电的陷阱电荷反型，可以有效地抑制辐射引起的SOI器件的背栅泄漏电流，增加了SOI器件在辐射环境下的可靠性。本发明只需要在常规SOI器件的制备过程中引入光刻、外延及离子注入掺杂等常规工艺方法，因此，工艺流程简单且与现有的工艺技术兼容。