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公开(公告)号：CN113129980A
公开(公告)日：2021-07-16
申请号：CN202110510760.7
申请日：2020-08-04
Applicant: 长江存储科技有限责任公司
Abstract: 本申请提供一种信息译码方法、装置、电子设备及存储介质，获取page(页)的目标基础信息，并根据目标基础信息确定page的目标最低读取次数和目标LLR信息，根据目标最低读取次数来确定page所需读取次数，确定每次读取的cell(存储单元)的阈值电压所属电压区域并利用目标LLR(置信度)信息获得的cell的LLR值，进而求得page中每个cell的LLR均值，以对page中所有cell的LLR均值进行译码得到page的译码结果。本申请可以降低因随机电报噪声引起的cell的阈值电压波动，使得赋予cell的LLR值不准确，导致LDPC软译码效率低，LDPC软译码纠错能力受限的问题。
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公开(公告)号：CN113035256A
公开(公告)日：2021-06-25
申请号：CN202110351844.0
申请日：2018-11-05
Applicant: 长江存储科技有限责任公司
Abstract: 本发明实施例公开了一种闪存器的数据读取方法及装置、存储设备。所述方法包括：在干扰抑制阶段，向闪存器选择的字线施加用于抑制读取干扰的第一电压；在读取阶段，向所述闪存器选择的字线施加用于读取数据的第二电压；所述在干扰抑制阶段，向闪存器选择的字线施加用于抑制读取干扰的第一电压，包括：在位于所述读取阶段之前的第一干扰抑制阶段，向所述闪存器选择的字线施加第一子电压；所述第一电压包括所述第一子电压；所述第一子电压高于所述第二电压。
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公开(公告)号：CN112925728A
公开(公告)日：2021-06-08
申请号：CN202110339570.3
申请日：2019-05-05
Applicant: 长江存储科技有限责任公司
Abstract: 一种存储器控制系统包括存储器接口、微控制器和序列处理单元。所述存储器接口电路接收存储器操作命令，并且根据所述存储器操作命令来生成多个操作指令。所述微控制器被耦合到所述存储器接口电路。所述微控制器接收多个操作指令并且通过预定协议根据调度算法来生成多个任务指令。所述序列处理单元被耦合到所述微控制器。所述序列处理单元通过预定协议接收多个任务指令并且利用所述序列处理单元的所述至少一个有限状态机根据所述多个任务指令来控制存储器件的多个电路。
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公开(公告)号：CN111863088B
公开(公告)日：2021-05-04
申请号：CN202010772077.6
申请日：2020-08-04
Applicant: 长江存储科技有限责任公司
Abstract: 本申请提供一种信息译码方法、装置、电子设备及存储介质，获取page(页)的目标基础信息，并根据目标基础信息确定page的目标最低读取次数和目标LLR信息，根据目标最低读取次数来确定page所需读取次数，确定每次读取的cell(存储单元)的阈值电压所属电压区域并利用目标LLR(置信度)信息获得的cell的LLR值，进而求得page中每个cell的LLR均值，以对page中所有cell的LLR均值进行译码得到page的译码结果。本申请可以降低因随机电报噪声引起的cell的阈值电压波动，使得赋予cell的LLR值不准确，导致LDPC软译码效率低，LDPC软译码纠错能力受限的问题。
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公开(公告)号：CN109103195B
公开(公告)日：2020-09-11
申请号：CN201811011692.4
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11563 , H01L27/1157 , H01L27/1158
Abstract: 本申请公开了一种三维存储器的制造方法，由该方法制成的存储器中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该三维存储器的结构有利于降低三维存储器中的读取干扰、传输干扰和编辑干扰。
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Patent Agency Ranking
公开(公告)号：CN111581120A
公开(公告)日：2020-08-25
申请号：CN202010380600.0
申请日：2019-04-30
Applicant: 长江存储科技有限责任公司
Abstract: 提供了一种包括闪存和闪存控制器的电子设备。闪存控制器耦合到闪存，并用于管理对闪存的数据存取。闪存控制器包括定时器、存储器和耦合到定时器和存储器的微控制器。定时器用于产生时钟中断。存储器用于在预定时间段内保持被编程到闪存中的数据的条目列表。在每个时钟中断时，微控制器用于写入被编程到闪存中的数据的条目以更新条目列表。
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公开(公告)号：CN107507641B
公开(公告)日：2019-07-09
申请号：CN201710772333.X
申请日：2017-08-31
Applicant: 长江存储科技有限责任公司
Abstract: 本申请实施例公开了一种非易失性存储器的读操作方法、装置及相关设备，该方法包括：对字线进行预充，在字线上施加读通过电压；依次执行至少两次数据感测操作；其中，每次数据感测操作，具体包括：在选中的字线上施加本次数据感测操作对应的读电压；经位线对选中的字线上存储单元管中存储的数据进行感测。在两次数据感测之间无需对字线放电、恢复及再次预充，连续在选中的字线上施加不同的读电压对其存储的数据进行感测，节约了每次读操作中的重复的充放电和恢复过程，提高了非易失性存储器读出数据的速度，降低了读操作过程中的动态功耗。
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公开(公告)号：CN109103196A
公开(公告)日：2018-12-28
申请号：CN201811013316.9
申请日：2018-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11563 , H01L27/1157 , H01L27/1158
Abstract: 本申请公开了一种三维存储器，该存储器中，其每个沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层作为对应存储串的各个存储单元的源极和漏极，同一存储串内的各个存储单元均可以通过源极和漏极实现电路通路，因而，通过同一沟道孔内的第一掺杂类型材料层和第二掺杂类型材料层能够将同一存储串内的各个存储单元形成并联结构。如此，在每个存储单元的栅极上施加较小的控制电压即可实现对存储单元的选通，而且，因同一存储串内的各个存储单元为并联结构。因而，该三维存储器的结构有利于降低三维存储器中的读取干扰、传输干扰和编辑干扰。
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公开(公告)号：CN108832915A
公开(公告)日：2018-11-16
申请号：CN201811069756.6
申请日：2018-09-13
Applicant: 长江存储科技有限责任公司
Abstract: 本发明实施例公开了一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；延迟线串联有多个子延迟线，每个子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间；下降沿检测模块，用于根据待校准信号的频率从延迟线上获得待校准信号的多个延时信号，并根据待校准信号和每个延时信号检测待校准信号的下降沿，得到下降沿状态检测信号；相位插值模块，用于根据待校准信号和所述下降沿状态检测信号，获得校准后的信号。本发明能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。
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公开(公告)号：CN107507641A
公开(公告)日：2017-12-22
申请号：CN201710772333.X
申请日：2017-08-31
Applicant: 长江存储科技有限责任公司
CPC classification number: G11C8/08 , G11C7/1048
Abstract: 本申请实施例公开了一种非易失性存储器的读操作方法、装置及相关设备，该方法包括：对字线进行预充，在字线上施加读通过电压；依次执行至少两次数据感测操作；其中，每次数据感测操作，具体包括：在选中的字线上施加本次数据感测操作对应的读电压；经位线对选中的字线上存储单元管中存储的数据进行感测。在两次数据感测之间无需对字线放电、恢复及再次预充，连续在选中的字线上施加不同的读电压对其存储的数据进行感测，节约了每次读操作中的重复的充放电和恢复过程，提高了非易失性存储器读出数据的速度，降低了读操作过程中的动态功耗。
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