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公开(公告)号：CN113261060B
公开(公告)日：2023-10-27
申请号：CN202180001131.X
申请日：2021-03-31
Applicant: 长江存储科技有限责任公司
Inventor： 宋大植
IPC: G11C11/4074 , G11C11/408
Abstract: 一种用于具有存储管芯的存储器件的方法包括：在存储管芯中执行阵列操作的高功率部分，在存储管芯中结束高功率部分，在结束高功率部分之后生成寄存器信号，以及响应于获得寄存器信号，在存储管芯中开始一个或多个输入/输出(I/O)操作。
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公开(公告)号：CN112885385B
公开(公告)日：2022-07-29
申请号：CN202110210307.4
申请日：2021-02-23
Applicant: 长江存储科技有限责任公司
Inventor： 宋大植
Abstract: 一种读取非易失性存储器的方法，其中，非易失性存储器包括具有第一平面和第二平面的存储单元阵列，第一平面包括第一页面，第二平面包括第二页面。该方法包括多个分段读取操作，其中，接收第一读取命令，顺序执行第一平面的第一页面的M个分段读取操作；在执行对应第一读取命令的M个分段读取操作的某一当前分段操作期间，接收用于读取第二平面的第二页面的第二读取命令，直到完成当前分段读取操作后才开始执行对应第二平面的第二页面的第二读取命令；以及在执行M个分段读取操作中的当前分段读取操作之后的剩余分段读取操作中，同步执行剩余分段读取操作中的至少一个和第二读取命令的N个分段读取操作中的至少一个。
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公开(公告)号：CN114783488A
公开(公告)日：2022-07-22
申请号：CN202210248481.2
申请日：2022-03-14
Applicant: 长江存储科技有限责任公司
Abstract: 本公开实施例公开了一种页缓冲器、编程方法、存储器装置及系统，所述页缓冲器对应于存储器装置的存储单元阵列的位线而设置，所述页缓冲器包括：第一充放电模块，其耦接于位线，并配置为能够存储第一位线强制信息以及根据所述第一位线强制信息向所述位线提供第一位线强制电压；第二充放电模块，其耦接所述位线，并配置为能够存储第二位线强制信息以及根据所述第二位线强制信息向所述位线提供不同于所述第一位线强制电压的第二位线强制电压；其中，所述第一位线强制电压和第二位线强制电压均大于正常编程位线电压且小于禁止编程位线电压。
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公开(公告)号：CN109817258A
公开(公告)日：2019-05-28
申请号：CN201910002891.7
申请日：2019-01-02
Applicant: 长江存储科技有限责任公司
IPC: G11C11/4093 , G11C11/4094
Abstract: 本申请实施例公开了一种ZQ校准电路和方法，其中，所述ZQ校准电路包括：ZQ校准控制器和校准电路；所述ZQ校准控制器，用于接收校准开始指令；基于所述校准开始指令，唤醒用于校准目标半导体器件的校准电路；所述校准电路，用于对所述目标半导体器件的输出电压同时进行上拉校准和下拉校准。
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公开(公告)号：CN120071994A
公开(公告)日：2025-05-30
申请号：CN202311614274.5
申请日：2023-11-28
Applicant: 长江存储科技有限责任公司
IPC: G11C16/08
Abstract: 本公开实施例公开了一种存储器装置及其操作方法、存储器系统、计算机可读存储介质，本公开实施例提供的存储器装置，包括：第一缺陷地址信息存储器，被配置为存储多条初始缺陷地址信息；多条初始缺陷地址信息包括初始目标缺陷地址信息以及多条初始非目标缺陷地址信息；缺陷地址信息处理电路，与第一缺陷地址信息存储器连接，被配置为将初始目标缺陷地址信息和每一条初始非目标缺陷地址信息进行比较，并根据比较结果确定是否对初始非目标缺陷地址信息进行处理，并输出与多条初始缺陷地址信息对应的多条缺陷地址信息；以及第二缺陷地址信息存储器，与缺陷地址信息处理电路连接，被配置为存储多条缺陷地址信息。
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Patent Agency Ranking
公开(公告)号：CN113196403B
公开(公告)日：2024-07-09
申请号：CN202180000929.2
申请日：2021-03-24
Applicant: 长江存储科技有限责任公司
Abstract: 在某些方面中，一种用于多模式校准的电路可以包括电阻器输入。该电路还可以包括连接至电阻器输入并且连接至第一多个电压源的第一比较器。该电路还可以额外包括第一上拉驱动器。该电路还可以包括逻辑上拉代码生成器以校准第一上拉驱动器。该电路可以额外包括第一上拉驱动器的副本。该电路还可以包括第一下拉驱动器以及连接至该副本、第一下拉驱动器和第二多个电压源的第二比较器。第二比较器可以将第一下拉驱动器和第二上拉驱动器之间的中点的电压与第二多个电压源中的一个电压源进行比较。该电路还可以包括逻辑下拉代码生成器。
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公开(公告)号：CN108832915B
公开(公告)日：2024-05-14
申请号：CN201811069756.6
申请日：2018-09-13
Applicant: 长江存储科技有限责任公司
Abstract: 本发明实施例公开了一种占空比校准电路，包括：延迟线、下降沿检测模块和相位插值模块；延迟线串联有多个子延迟线，每个子延迟线包括一个或多个串联且延迟时间相等的延时单元，前一个子延迟线中延时单元的延迟时间小于后一个子延迟线中延时单元的延迟时间；下降沿检测模块，用于根据待校准信号的频率从延迟线上获得待校准信号的多个延时信号，并根据待校准信号和每个延时信号检测待校准信号的下降沿，得到下降沿状态检测信号；相位插值模块，用于根据待校准信号和所述下降沿状态检测信号，获得校准后的信号。本发明能够满足在满足不同频率信号的占空比校准精度的情况下，减小电路的功耗和占用面积。
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公开(公告)号：CN117995244A
公开(公告)日：2024-05-07
申请号：CN202211699324.X
申请日：2022-12-28
Applicant: 长江存储科技有限责任公司
Inventor： 宋大植
Abstract: 本公开提供了一种三维NAND存储器件，包括：存储单元，该存储单元耦合到多条字线并且被配置为存储数据；行解码器，该行解码器被配置为对来自多条字线的字线的地址进行解码；以及控制器，该控制器耦合到存储单元阵列。控制器包括第一多路复用器，该第一多路复用器被配置为：接收第一多个修整选择，而第一多个修整选择中的每一个修整选择与第一修整参数相关联，并且第一多个修整选择中的每一个修整选择分别与多条字线中的每一条字线相对应。控制器还包括第二多路复用器，该第二多路复用器被配置为：接收第一多个修整设置，其中，第一多个修整设置中的每一个修整设置与值相对应，该值与第一修整参数相关联。
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公开(公告)号：CN114822662A
公开(公告)日：2022-07-29
申请号：CN202210472297.6
申请日：2022-04-29
Applicant: 长江存储科技有限责任公司
Abstract: 本申请公开了一种存储装置、验证方法和存储器系统，所述存储装置包括：存储单元阵列，所述存储单元阵列中的存储单元按行和列排列；耦接于所述存储单元阵列的感测电路，所述感测电路包括与感测节点耦接的第一感测电路、第二感测电路和第三感测电路；耦接于所述存储单元阵列和所述感测电路的控制逻辑，所述控制逻辑被配置为将所述感测节点预充电至预定初始电压，并改变感测时间点以使所述感测节点呈现至少三种不同电位；所述第一感测电路、所述第二感测电路和所述第三感测电路分别根据所述感测节点的至少三种不同电位感测得到第一验证信息、第二验证信息和第三验证信息。
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公开(公告)号：CN119790462A
公开(公告)日：2025-04-08
申请号：CN202380008341.0
申请日：2023-02-14
Applicant: 长江存储科技有限责任公司
Abstract: 本公开提供了一种存储器装置，其包括具有存储单元的存储阵列、通过位线耦合到存储阵列的页缓冲器。页缓冲器包括锁存器和控制逻辑单元，该控制逻辑单元耦合到页缓冲器并且被配置为：对存储单元执行第一读取操作；基于第一读取操作来从存储单元中选择第一状态下的第一多个存储单元和第二状态下的第二多个存储单元；对第一多个存储单元执行第二读取操作；基于第二读取操作从第一多个存储单元中选择第三多个存储单元；对第三多个存储单元执行第三读取操作；并且基于第三读取操作来确定读取发展时间。
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