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公开(公告)号:CN115313864B
公开(公告)日:2024-07-19
申请号:CN202211111390.0
申请日:2022-09-13
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种应用于DC‑DC转换器模式切换中的逻辑控制电路。该电路主要包括一个逻辑控制电路、调制信号选择电路、降压核心电路、脉宽调制环路。由于DC‑DC模式切换时,误差放大器的输出会有明显的变化,因此模式切换通过VEA与V1进行比较,来产生模式选择信号CHOOSE实现。但是误差放大器的输出容易受到电路的噪声影响因此可能出现模式选择信号CHOOSE不稳定,为了解决这些问题,可以通过一些逻辑控制来改善这种情况。本发明的逻控制辑电路如下,VEA与V1进行比较来产生Q0、Q1、Q2信号,当Q0、Q1、Q2=111时模式选择信号CHOOSE=1,或者Q0、Q1、Q2=000时模式选择信号CHOOSE=0,才会进行模式切换,Q0、Q1、Q2为其余状态(001~110)时,模式选择信号CHOOSE信号均保持前一刻的状态。
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公开(公告)号:CN115133930B
公开(公告)日:2024-07-19
申请号:CN202210406096.6
申请日:2022-04-18
Applicant: 重庆邮电大学
IPC: H03M1/12
Abstract: 本发明请求保护一种共用比较器的两通道时域交织型Binary‑Search ADC系统,其包括两通道自举采样选通电路、共用比较器的两通道比较电路、编码器电路和两通道数选电路,其中两通道自举采样选通电路包括子两通道数选电路、自举采样开关和采样电容;共用比较器的两通道比较电路包括每一级的三级动态比较器、时序选通逻辑和输出选通逻辑。本发明的目的在于能够使两通道时域交织型Binary‑Search ADC共用比较器,减少了一半的比较器数目,极大的降低了电路的功耗和版图面积。创新点在于相比传统两通道时域交织Binary‑Search ADC架构,本发明基于共用比较器的两通道电路对电路功耗和版图面积的降低有着显著的效果。
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公开(公告)号:CN118282397A
公开(公告)日:2024-07-02
申请号:CN202410483138.5
申请日:2024-04-22
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种基于RSDWA算法的电流舵DAC,属于集成电路领域。该电路主要包括延迟电路、两个RSDWA电路、锁存器、开关阵列、电流源阵列、带隙基准电路、V‑I转换电路、偏置电路,以及负载电阻RL1与RL2。本发明的主要优点是采用了三分段,对失配误差贡献较高的中位段和高位段分别使用了RSDWA算法,相较于两分段的方案,本发明在提高电路性能的同时可以显著降低RSDWA电路的面积。
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公开(公告)号:CN117914324A
公开(公告)日:2024-04-19
申请号:CN202311591340.1
申请日:2023-11-27
Applicant: 重庆邮电大学
IPC: H03M3/00
Abstract: 本发明请求保护一种用于delta‑sigma调制器的离散型低功耗积分器,属于集成电路领域,包括第一反馈模块、第二反馈模块、积分放大器模块、信号输入模块,所述的积分器模块包含第一运放和第二运放,其输入端,分别与信号输入和第一、第二反馈模块相连。其第一、第二运放的输出也分别连接到积分器输出。后级量化器产生的结果对所述的第一反馈模块、第二反馈模块进行控制,其时钟输入CLK1,CLK2,CLK1S,CLK2S对信号输入模块和积分器模块进行控制。delta‑sigma ADC第一级积分器最为重要,其中运放要求最高,功耗最大。利用本发明的积分器可使整个调制器的功耗极大降低。
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公开(公告)号:CN117749181A
公开(公告)日:2024-03-22
申请号:CN202311792325.3
申请日:2023-12-25
Applicant: 重庆邮电大学
IPC: H03M1/10
Abstract: 本发明请求保护一种基于皮尔逊相关系数的时钟偏差数字校准系统及方法,应用于时域交织型模数转换器之中。引入皮尔逊相关系数,通过将两个通道的数字输出码提取出来作为样本,然后计算皮尔逊相关系数中的对应变量对其进行进一步处理可以得到由于时钟偏差的存在导致相关性系数变量的差值,通过这个差值可以求得其通道间时钟偏差的大小。然后,利用电压与微分的关系,将由于时钟偏差产生的误差电压去除,以达到消除时钟偏差对于ADC的动态性能的影响。该校准方法无需额外参考通道,对于输入信号无特定要求,一个校准周期就能将多个通道同时校准完成,控制逻辑简单,可以达到以较小的代价快速校准时钟偏差的目的。
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公开(公告)号:CN117335798A
公开(公告)日:2024-01-02
申请号:CN202311172914.1
申请日:2023-09-12
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种基于反双曲正弦函数的流水线ADC变步长LMS校准系统,包括待校准的高速Pipeline ADC模块,低速系统时钟模块,低速高精度Sigma‑Delta ADC,可变步长的自适应滤波器,数字降频器和减法器。在传统LMS算法的基础上,引入反双曲正弦函数arcsinh x,改进的步长因子更新方式,根据误差的平方和输入信号的平方差异来更新步长因子E(n)。据此,建立步长与输入信号以及误差的数学模型为μ(n)=ρ·arcsinh(β·E(n)),根据误差信号大小实时更新步长,在每次更新滤波器权值时,都会保存最小误差和对应的滤波器权值和输出结果。这样可以在算法运行结束后,得到最优的滤波器权值和相应的输出结果。该算法具有校准精度高,收敛速度快等优点。
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公开(公告)号:CN117200564A
公开(公告)日:2023-12-08
申请号:CN202310897491.3
申请日:2023-07-20
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于降压变换器的固定斜率启动电路,主要由时钟产生器,采样模块,斜率控制模块,比较器COMP1‑2,数据选择器,非交叠时钟组成。其中,时钟产生器用于产生时钟信号CLKA和CLKB去控制采样模块和斜率控制模块的时序,采样模块会根据时钟信号CLKA和CLKB去采样输出电压VOUT,并且输出检测信号VSEN,斜率控制模块会根据时钟信号CLKB的变化来比较输出电压VOUT以及检测信号VSEN,输出信号为软启动电压VSS。可以通过控制软启动电压VSS的上升斜率进而控制输出电压VOUT的上升斜率,进而实现固定斜率启动。
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公开(公告)号:CN116800269A
公开(公告)日:2023-09-22
申请号:CN202310724002.4
申请日:2023-06-16
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于环路展开型SAR ADC的比较器复用结构,属于模拟集成电路设计技术领域。与传统的SAR架构只使用一个比较器来进行N位转换不同,环路展开架构使用N个比较器进行N位转换。这里提出了一种基于环路展开型的新结构,每一级比较器产生的比较结果触发下一级量化,最后一级比较器量化完成后,比较结果又触发第一级比较器再进行量化,同一级比较器量化两次,直到复位信号到来。每一位比较结果存储在对应的寄存器中并直接反馈到该位DAC电容阵列。通过将比较器进行复用,减少了一半比较器的数量,进一步减少了多个比较器所带来的不同失调电压造成的非线性影响,并缩减了电路面积和功耗,减少电路的非线性度。
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公开(公告)号:CN116743176A
公开(公告)日:2023-09-12
申请号:CN202310746093.1
申请日:2023-06-21
Applicant: 重庆邮电大学
Abstract: 本发明请求保护一种用于SAR型ADC的辅助解码DAC结构,包括采样电路模块、第一级DAC电容阵列、第二级DAC电容阵列、比较器阵列模块、就绪时钟信号模块、数字逻辑控制模块、异步时钟模块以及寄存器模块。第一级DAC电容阵列通过环路展开结构先对输入模拟信号解码,具有复用结构的比较器产生比较结果寄存在寄存器中,并作用在第二级DAC电容阵列上。第二级DAC电容阵列采用桥接电容结构,其MSB段电容经第一级DAC电容阵列量化,进行电容开关切换。独立比较器开始LSB段的量化,两个DAC电容阵列生成的输出码存储在寄存器中,最终并行输出结果,完成整体转换。与传统的Pipeline‑SAR架构相比,降低了运放的设计难度,具有逻辑简单的特点。与传统环路展开SAR结构相比,具有精度高和功耗低的特点。
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公开(公告)号:CN116208149A
公开(公告)日:2023-06-02
申请号:CN202211582720.4
申请日:2022-12-08
Applicant: 重庆邮电大学 , 中国电子科技集团公司第二十四研究所
IPC: H03M1/10
Abstract: 本发明请求保护一种基于反三角函数的时钟偏差数字校准系统及方法,解决了时域交织型模数转换器由于时钟偏差的存在降低ADC性能的问题。其中,所述方法通过将四个通道的数字输出码提取出来,根据通道的工作顺序,将其取反三角函数,利用反三角函数的值求得相应的时间值,求得的时间值与我们所制定的标准的时间值存在一个差值,得到的差值即为我们所求得的时钟偏差,利用电压与微分的关系,将由于时钟偏差产生的误差电压去除,以达到消除时钟偏差对于ADC的动态性能的影响。该校准方法无需额外参考通道,对于输入信号无特定要求,一个校准周期就能将多个通道同时校准完成,控制逻辑简单,可以达到以较小的代价快速校准时钟偏差的目的。
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