-
公开(公告)号：CN112018035A
公开(公告)日：2020-12-01
申请号：CN202010150288.6
申请日：2020-03-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 旨在提供源极/漏极隔离结构的方法和结构，该方法包括提供具有与第二源极/漏极区域相邻的第一源极/漏极区域的器件。在第一和第二源极/漏极区域之间以及第二源极/漏极区域的暴露的第一部分上方沉积掩模层。在沉积掩模层之后，蚀刻ILD层的设置在掩模层的任一侧上的第一部分，而基本不蚀刻掩模层，以暴露第二源极/漏极区域的第二部分并且暴露第一源极/漏极区域。在蚀刻ILD层的第一部分之后，蚀刻掩模层以形成L形掩模层。在形成L形掩模层之后，在暴露的第一源极/漏极区域上方形成第一金属层，并且在第二源极/漏极区域的暴露的第二部分上方形成第二金属层。本发明的实施例还涉及半导体器件及其形成方法。
-
公开(公告)号：CN110783201A
公开(公告)日：2020-02-11
申请号：CN201910682987.2
申请日：2019-07-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/8234 , H01L29/78
Abstract: 半导体装置的形成方法包括：提供装置，其包括具有金属栅极层的栅极堆叠。装置亦包括位于栅极堆叠的侧壁上的间隔物层，以及与栅极堆叠相邻的源极/漏极结构。方法还包括对金属栅极层进行第一回蚀刻制程，以形成回蚀刻的金属栅极层。在一些实施例中，方法包括沉积金属层于回蚀刻的金属栅极层上。在一些例子中，形成半导体层于金属层与间隔物层上，以提供栅极堆叠与间隔物层上的T形盖层。
-
公开(公告)号：CN113451302B
公开(公告)日：2024-07-26
申请号：CN202011631050.1
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 提供了半导体器件及其形成方法。在实施例中，半导体器件包括：夹在第一间隔部件与第二间隔部件之间并与第一间隔部件和第二间隔部件接触的栅极结构，该第一间隔部件的顶表面和该第二间隔部件的顶表面在栅极结构的顶表面上方延伸；位于该第一间隔部件和该第二间隔部件上方的栅极自对准接触(SAC)介电部件；位于栅极SAC介电部件上方的接触蚀刻停止层(CESL)；位于CESL上方的介电层；栅极接触部件，延伸穿过介电层、CESL、栅极SAC介电部件并且处于第一间隔部件和第二间隔部件之间以与栅极结构接触；以及设置在第一间隔部件与栅极接触部件之间的衬垫。
-
公开(公告)号：CN113517280B
公开(公告)日：2024-06-25
申请号：CN202110008096.6
申请日：2021-01-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 器件包括：包含第一晶体管和第二晶体管的器件层；在器件层的前侧上的第一互连结构；以及在器件层的背侧上的第二互连结构。该第二互连结构包括：在器件层的背侧上的第一介电层，其中半导体材料设置在第一介电层和第一晶体管的第一源极/漏极区之间；延伸穿过第一介电层至第二晶体管的第二源极/漏极区的接触件；以及通过接触件电连接到第二晶体管的第二源极/漏极区的第一导电线。本申请的实施例还涉及半导体器件及其形成方法。
-
公开(公告)号：CN116825715A
公开(公告)日：2023-09-29
申请号：CN202310684955.2
申请日：2023-06-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/538
Abstract: 本公开描述了一种在晶圆边缘上形成具有氧化物结构的半导体结构的方法。该方法包括在第一衬底上形成器件层，在器件层上形成互连层，在互连层的顶表面上并沿着互连层的侧壁表面形成氧化物结构，在氧化物结构和互连层上形成接合层，以及用接合层将器件层接合到第二衬底。本申请的实施例还公开了一种半导体结构。
-
Patent Agency Ranking
公开(公告)号：CN113113490B
公开(公告)日：2023-07-21
申请号：CN202011635419.6
申请日：2020-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 一种形成半导体结构的方法包括提供一种结构，具有衬底、鳍部、源极/漏极(S/D)部件、与鳍部的侧壁相邻的隔离结构、在第一介电层上并且连接S/D部件的一个或多个沟道层以及接合一个或多个沟道层的栅极结构。方法还包括从结构的背面减薄结构直到鳍部被暴露以及选择性地蚀刻鳍部以形成沟槽，沟槽暴露S/D部件的表面、第一介电层和隔离结构。方法还包括在S/D部件上形成硅化物部件以及在硅化物部件上但不在第一介电层和隔离结构的表面上沉积抑制剂，在隔离结构和第一介电层的表面上但不在抑制剂上沉积介电衬垫层，以及选择性地去除抑制剂。本发明的实施例还提供了一种半导体结构。
-
公开(公告)号：CN115472567A
公开(公告)日：2022-12-13
申请号：CN202210815000.1
申请日：2022-07-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 半导体器件包括位于鳍上方的第一栅极结构和第二栅极结构、夹在第一栅极结构和第二栅极结构之间的介电切割图案以及围绕介电切割图案的衬垫层。介电切割图案与鳍间隔开，并且距衬底比第一栅极结构的第一栅电极和第二栅极结构的第二栅电极延伸地更远。该半导体器件还包括夹在第一栅极结构和第二栅极结构之间的导电部件。导电部件由介电切割图案划分为第一段和第二段。导电部件的第一段位于鳍的源极/漏极区域之上。本发明的实施例还涉及形成半导体器件的方法。
-
公开(公告)号：CN115458476A
公开(公告)日：2022-12-09
申请号：CN202210382575.9
申请日：2022-04-13
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L21/8234 , H01L27/088
Abstract: 本公开总体涉及半导体器件及制造方法。提供了半导体器件及制造方法。在一些实施例中，方法包括：在第一硬掩模材料之上沉积蚀刻停止层，该第一硬掩模材料在栅极堆叠之上；在蚀刻停止层之上沉积层间电介质；穿过层间电介质、蚀刻停止层和第一硬掩模材料形成第一开口，第一开口暴露栅极堆叠的导电部分；以及用第一掺杂剂来处理第一开口的侧壁，以在层间电介质内形成第一处理区域、在蚀刻停止层内形成第二处理区域、在第一硬掩模材料内形成第三处理区域、以及在导电部分内形成第四处理区域，其中在处理之后，第四处理区域具有比第一处理区域更高的第一掺杂剂的浓度。
-
公开(公告)号：CN115132659A
公开(公告)日：2022-09-30
申请号：CN202210337002.4
申请日：2022-04-01
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本公开涉及半导体结构及其形成方法。一种半导体器件包括：在半导体鳍上的栅极结构、在栅极结构上的电介质层、以及延伸穿过电介质层到栅极结构的栅极接触件。栅极接触件包括：在栅极结构上的第一导电材料，第一导电材料的顶表面在电介质层的侧壁之间延伸；以及在第一导电材料的顶表面上的第二导电材料。
-
公开(公告)号：CN114927471A
公开(公告)日：2022-08-19
申请号：CN202210224216.0
申请日：2022-03-09
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234
Abstract: 一种半导体结构的形成方法包含：提供具有多个源极/漏极电极与在多个源极/漏极电极上方的一第一介电层的结构；形成覆盖第一介电层的第一区域的第一蚀刻遮罩；对第一介电层执行第一蚀刻工艺，使得多个第一沟槽形成于多个源极/漏极电极上方；以具有不同于第一介电层的材料的第二介电层填充多个第一沟槽；去除第一蚀刻遮罩；对第一介电层的第一区域执行包括等向性蚀刻的第二蚀刻工艺，使得第二沟槽形成于多个源极/漏极电极中的第一个上方；沉积金属层进入至少第二沟槽中；以及对金属层执行一化学机械研磨(CMP)。
-
-
-
-
-
-
-
-
-
Search Results
90
records
(took 0.034 seconds)
