-
公开(公告)号：CN109585448A
公开(公告)日：2019-04-05
申请号：CN201711278787.8
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本发明实施例提供一种半导体器件，其包括：衬底；在衬底上方的I/O器件；以及在衬底上方的核心器件。I/O器件包括第一栅极结构，第一栅极结构具有：界面层；在界面层上方的第一高k介电堆叠件；以及导电层，导电层在第一高k介电堆叠件上方并且与第一高k介电堆叠件物理接触。核心器件包括第二栅极结构，第二栅极结构具有：界面层；在界面层上方的第二高k介电堆叠件；以及导电层，导电层在第二高k介电堆叠件上方并且与第二高k介电堆叠件物理接触。第一高k介电堆叠件包括第二高k介电堆叠件和第三介电层。本发明实施例还提供一种制造半导体器件的方法。
-
公开(公告)号：CN109427905A
公开(公告)日：2019-03-05
申请号：CN201810950395.X
申请日：2018-08-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 在方法中，形成其中第一半导体层和第二半导体层交替地堆叠的鳍结构。在鳍结构上方形成牺牲栅极结构。在未被牺牲栅极结构覆盖的鳍结构的源极/漏极区处蚀刻第一半导体层，从而形成暴露第二半导体层的第一源极/漏极间隔。在第一源极/漏极间隔处形成介电层，从而覆盖暴露的第二半导体层。蚀刻介电层和第二半导体层的部分，从而形成第二源极/漏极间隔。在第二源极/漏极间隔中形成源极/漏极外延层。至少一个第二半导体层与源极/漏极外延层接触，并且至少一个第二半导体层与源极/漏极外延层分离。本发明的实施例还涉及制造半导体器件的方法以及半导体器件。
-
公开(公告)号：CN108122967A
公开(公告)日：2018-06-05
申请号：CN201710945403.7
申请日：2017-10-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/10 , H01L29/78 , H01L21/336
Abstract: 一种包括鳍式场效应晶体管(FinFET)的半导体器件。FinFET包括设置在鳍上的沟道，设置在沟道上方的栅极以及源极和漏极。沟道包括至少两对第一半导体层和形成在第一半导体层上的第二半导体层。第一半导体层具有与第二半导体层不同的晶格常数。至少在一对中，第一半导体层的厚度是第二半导体层的厚度的三至十倍。本发明实施例涉及一种制造具有多层沟道结构的半导体器件的方法。
-
公开(公告)号：CN106992124A
公开(公告)日：2017-07-28
申请号：CN201611153146.5
申请日：2016-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/10
CPC classification number: H01L29/1054 , H01L21/823807 , H01L21/82385 , H01L27/088 , H01L27/092 , H01L29/0673 , H01L29/165 , H01L29/42392 , H01L29/66742 , H01L29/7856 , H01L29/78696 , H01L29/66795 , H01L29/42356
Abstract: 半导体装置的形成方法包含提供从基底延伸的鳍，且鳍具有源极/漏极区和沟道区，鳍包含第一层、第二层设置于第一层上方及第三层设置于第二层上方，通过从沟道区移除第二层的至少一部分以形成间隙，第一材料形成于沟道区中，以形成第一界面层部分和第二界面层部分，分别至少部分地环绕第一层和第三层，第二材料沉积于沟道区中，以形成第一高介电常数介电层部分和第二高介电常数介电层部分，分别至少部分地环绕第一界面层部分和第二界面层部分，沿沟道区中的第一高介电常数介电层部分和第二高介电常数介电层部分的相对侧壁形成包含清除材料的金属层。
-
公开(公告)号：CN103840001B
公开(公告)日：2016-09-14
申请号：CN201310051885.3
申请日：2013-02-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L29/417 , H01L21/336
CPC classification number: H01L29/66681 , H01L29/0619 , H01L29/41758 , H01L29/7823 , H01L29/7833
Abstract: 一种集成电路包括：具有第一掺杂类型的高压阱，嵌入高压阱中的第一掺杂区和第二掺杂区，第一掺杂区和第二掺杂区具有第二掺杂类型并且通过高压阱中的沟道间隔开；在第一掺杂区和第二掺杂区中形成的源极/漏极区，每个源极/漏极区都具有第二掺杂类型并且比第一掺杂区和第二掺杂区更重度地掺杂；与每个源极/漏极区都间隔开的第一隔离区；和围绕每个源极/漏极区形成环的电阻保护氧化物。本发明公开了具有额外漏极OD增加的高压漏极延伸MOSFET。
-
Patent Agency Ranking
公开(公告)号：CN110504215B
公开(公告)日：2023-05-12
申请号：CN201811248016.9
申请日：2018-10-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本揭露提供一种混合半导体晶体管结构，其包含：衬底；第一晶体管，其在所述衬底上，所述第一晶体管的沟道包含鳍片且具有第一沟道高度；第二晶体管，其相邻于所述第一晶体管，所述第二晶体管的沟道包含纳米线；和离距，其横向隔开所述鳍片与所述纳米线。所述第一沟道高度大于所述离距。本揭露还提供一种用于制造所述混合半导体晶体管结构的方法。
-
公开(公告)号：CN114823521A
公开(公告)日：2022-07-29
申请号：CN202210091496.2
申请日：2022-01-26
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088 , H01L21/265
Abstract: 本发明实施例涉及一种半导体结构及一种用于形成半导体结构的方法。移除牺牲栅极层以形成暴露牺牲电介质层的栅极沟槽。对由所述栅极沟槽中的所述牺牲电介质层覆盖的衬底的一部分执行离子植入。移除所述牺牲电介质层以从所述栅极沟槽暴露所述衬底。在所述栅极沟槽中的所述衬底上方形成界面层。在所述栅极沟槽中的所述界面层上方形成金属栅极结构。
-
公开(公告)号：CN109494219B
公开(公告)日：2022-01-18
申请号：CN201711204383.4
申请日：2017-11-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088
Abstract: 本公开涉及集成电路与其形成方法。在一些实施例中，第一氧化物组成位于中电压区中的基板上。第一高介电常数介电组成位于低电压区中的基板上，而第二高介电常数介电组成位于中电压区中的第一氧化物组成上。第一栅极与基板之间隔有第一高介电常数介电组成。第二栅极与基板之间隔有第一氧化物组成与第二高介电常数介电组成。
-
公开(公告)号：CN109427588B
公开(公告)日：2021-12-24
申请号：CN201810239025.5
申请日：2018-03-22
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336 , H01L21/335 , H01L29/78 , H01L29/775 , H01L29/06
Abstract: 在制造半导体器件的方法中，形成鳍结构，其中第一半导体层和第二半导体层交替堆叠。在鳍结构上方形成牺牲栅极结构。蚀刻未由牺牲栅极结构覆盖的鳍结构的源极/漏极区域处的第一半导体层、第二半导体层和鳍结构的上部。在鳍结构的蚀刻的上部上方形成介电层。形成源极/漏极外延层。源极/漏极外延层连接至第二半导体层的端部，并且源极/漏极外延层的底部通过介电层与鳍结构分隔开。本发明的实施例还涉及半导体器件。
-
公开(公告)号：CN113380709A
公开(公告)日：2021-09-10
申请号：CN202110592473.5
申请日：2021-05-28
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本发明描述了方法，该方法包括形成从衬底突出的鳍，该鳍包括第一侧壁和与第一侧壁相对形成的第二侧壁。该方法还包括在衬底上沉积浅槽隔离(STI)材料。沉积STI材料包括沉积与第一侧壁接触的STI材料的第一部分和沉积与第二侧壁接触的STI材料的第二部分。该方法还包括对STI材料执行第一蚀刻工艺，以第一蚀刻速率蚀刻STI材料的第一部分，并且以大于第一蚀刻速率的第二蚀刻速率蚀刻STI材料的第二部分。该方法还包括对STI材料执行第二蚀刻工艺，以第三蚀刻速率蚀刻STI材料的第一部分，并且以小于第三蚀刻速率的第四蚀刻速率蚀刻STI材料的第二部分。本申请的实施例还涉及半导体结构及其形成方法。
-
-
-
-
-
-
-
-
-
Search Results
65
records
(took 0.032 seconds)
