公开(公告)号：CN108461546B

公开(公告)日：2024-03-12

申请号：CN201710700472.1

申请日：2017-08-16

Applicant: 株式会社东芝

Inventor： 新田峻介 ,  松冈长 ,  加藤俊亮 ,  新井雅俊 ,  小泽慎也 ,  田中文悟

IPC: H01L29/78 ,  H01L29/423

Abstract: 本发明一般涉及半导体装置。目的在于提供耐压更高的半导体装置。实施方式所涉及的半导体装置具备半导体层、第一电极以及第一绝缘膜。所述第一电极设置在所述半导体层内，在第一方向上延伸。所述第一绝缘膜设置在所述半导体层与所述第一电极之间，从所述第一电极朝向所述半导体层的方向上的厚度随着向所述第一方向而阶段性地变厚。所述第一绝缘膜具有相互不同的3个以上的厚度。

公开(公告)号：CN108461546A

公开(公告)日：2018-08-28

申请号：CN201710700472.1

申请日：2017-08-16

Applicant: 株式会社东芝

Inventor： 新田峻介 ,  松冈长 ,  加藤俊亮 ,  新井雅俊 ,  小泽慎也 ,  田中文悟

IPC: H01L29/78 ,  H01L29/423

CPC classification number: H01L29/0623 ,  H01L23/528 ,  H01L23/53261 ,  H01L29/402 ,  H01L29/7813

Abstract: 本发明一般涉及半导体装置。目的在于提供耐压更高的半导体装置。实施方式所涉及的半导体装置具备半导体层、第一电极以及第一绝缘膜。所述第一电极设置在所述半导体层内，在第一方向上延伸。所述第一绝缘膜设置在所述半导体层与所述第一电极之间，从所述第一电极朝向所述半导体层的方向上的厚度随着向所述第一方向而阶段性地变厚。所述第一绝缘膜具有相互不同的3个以上的厚度。

公开(公告)号：CN105957891A

公开(公告)日：2016-09-21

申请号：CN201510533043.0

申请日：2015-08-27

Applicant: 株式会社东芝

Inventor： 新井雅俊 ,  鉾本吉孝 ,  西胁达也

IPC: H01L29/78 ,  H01L29/06

CPC classification number: H01L29/7813 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/66734 ,  H01L29/7827 ,  H01L29/0607 ,  H01L29/0688

Abstract: 提供一种半导体装置，包括第一电极以及连接至第一电极的第一导电型的第一半导体层。半导体装置还包括：设置于第一半导体层上的第二导电型的第二半导体层；设置于第二半导体层上的第一导电型的第三半导体层；以及设置于第三半导体层上的第二电极。半导体装置还包括设置于第一电极与第二电极之间的第三电极。半导体装置还包括具有连接至第二电极的上端部的第四电极，其中，第四电极具有比第二电极高的电阻率。

公开(公告)号：CN103022094B

公开(公告)日：2016-02-24

申请号：CN201210070748.X

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  西胁达也 ,  安原纪夫 ,  新井雅俊 ,  河野孝弘

IPC: H01L29/40 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L21/2255 ,  H01L21/26586 ,  H01L29/0696 ,  H01L29/0856 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/66734 ,  H01L29/861

Abstract: 一种半导体器件，具备第1导电型的半导体层；设置在所述半导体层上的第2导电型的基底区域；设置在所述基底区域上的第2导电型的第1接触区域；栅极电极，隔着栅极绝缘膜，设置在贯通所述第1接触区域和所述基底区域并到达所述半导体层的沟槽内；层间绝缘膜，设置在所述沟槽内、所述栅极电极之上，包含第1导电型的杂质元素；第1导电型的源极区域，设置在所述层间绝缘膜与所述第1接触区域之间，与所述层间绝缘膜的侧面相接，延伸到所述基底区域的内部；与所述半导体层电连接的第1主电极；和第2主电极，设置在所述层间绝缘膜上，连接于所述源极区域和所述第1接触区域。

公开(公告)号：CN103022094A

公开(公告)日：2013-04-03

申请号：CN201210070748.X

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  西胁达也 ,  安原纪夫 ,  新井雅俊 ,  河野孝弘

IPC: H01L29/40 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L21/2255 ,  H01L21/26586 ,  H01L29/0696 ,  H01L29/0856 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/66734 ,  H01L29/861

Abstract: 一种半导体器件，具备第1导电型的半导体层；设置在所述半导体层上的第2导电型的基底区域；设置在所述基底区域上的第2导电型的第1接触区域；栅极电极，隔着栅极绝缘膜，设置在贯通所述第1接触区域和所述基底区域并到达所述半导体层的沟槽内；层间绝缘膜，设置在所述沟槽内、所述栅极电极之上，包含第1导电型的杂质元素；第1导电型的源极区域，设置在所述层间绝缘膜与所述第1接触区域之间，与所述层间绝缘膜的侧面相接，延伸到所述基底区域的内部；与所述半导体层电连接的第1主电极；和第2主电极，设置在所述层间绝缘膜上，连接于所述源极区域和所述第1接触区域。

公开(公告)号：CN106486528B

公开(公告)日：2019-11-01

申请号：CN201610068979.5

申请日：2016-02-01

Applicant: 株式会社东芝

Inventor： 加藤浩朗 ,  西胁达也 ,  新井雅俊 ,  胜田浩明 ,  吉冈千香子 ,  鉾本吉孝

IPC: H01L29/40 ,  H01L29/423

Abstract: 根据一个实施方式，半导体装置具有第1导电型的第1半导体区域、第2导电型的第2半导体区域、第1导电型的第3半导体区域、导电层、栅极电极、以及第1电极。导电层具有第1部分、第2部分以及第3部分。第1部分设在第1区域之上。第1部分隔着第1绝缘部被第1半导体区域包围。第2部分在第2方向上延伸。第2部分设在第1半导体区域之上。第2部分位于第2区域之上。第3部分连接在第1部分与第2部分之间。第3部分在第3方向上延伸。第1电极与第3半导体区域以及导电层电连接。在第1电极与第3部分之间，连接有第2部分。

公开(公告)号：CN104064470B

公开(公告)日：2018-01-05

申请号：CN201410101714.1

申请日：2014-03-19

Applicant: 株式会社东芝

Inventor： 西脇達也 ,  鉾本吉孝 ,  新井雅俊

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/423

CPC classification number: H01L29/66719 ,  H01L29/0869 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813

Abstract: 在本发明的实施方式的半导体装置的制造方法中，蚀刻栅极多晶硅（5）直到从第1半导体层（2）的表面凹陷到栅极沟槽（3）内。层间绝缘膜（6）形成在栅极沟槽（3）内的栅极多晶硅（5）上。通过蚀刻第1半导体层（2）的表面，层间绝缘膜（6）从第1半导体层（2）的表面突出。通过蚀刻从层间绝缘膜（6）延伸并覆盖第3半导体层（8）的表面上的绝缘膜（9）的表面直到第3半导体层（8）的表面露出，从而形成具有绝缘膜（9）的井壁（9）。

公开(公告)号：CN102694034B

公开(公告)日：2015-01-07

申请号：CN201110301089.1

申请日：2011-08-31

Applicant: 株式会社东芝

Inventor： 大田刚志 ,  新井雅俊 ,  铃木诚和子

IPC: H01L29/872 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/7813 ,  H01L29/0619 ,  H01L29/407 ,  H01L29/42368 ,  H01L29/456 ,  H01L29/47 ,  H01L29/66143 ,  H01L29/7806 ,  H01L29/872 ,  H01L29/8725

Abstract: 本发明提供—种半导体装置，其具有：第一导电型的半导体层、多个第一沟槽、绝缘层、导电层、第一半导体扩散层、及阳极电极。半导体层，形成于半导体基板上，且具有比第一杂质浓度小的第二杂质浓度；多个第一沟槽，以从半导体层的上表面向下方延伸的方式形成于半导体层中；导电层，以隔着绝缘层埋入第一沟槽的方式形成，且从半导体层的上表面向下方延伸到第一位置；第一半导体扩散层，从位于多个第一沟槽之间的半导体层的上表面起而到达第二位置，且具有比第二杂质浓度小的第三杂质浓度；阳极电极，与第一半导体扩散层进行肖特基接合。从半导体层的上表面到第二位置的长度为从半导体层的上表面到第一位置的长度的1/2以下。

公开(公告)号：CN104064470A

公开(公告)日：2014-09-24

申请号：CN201410101714.1

申请日：2014-03-19

Applicant: 株式会社东芝

Inventor： 西脇達也 ,  鉾本吉孝 ,  新井雅俊

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/423

CPC classification number: H01L29/66719 ,  H01L29/0869 ,  H01L29/1095 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/66666 ,  H01L29/7827

Abstract: 在本发明的实施方式的半导体装置的制造方法中，蚀刻栅极多晶硅（5）直到从第1半导体层（2）的表面凹陷到栅极沟槽（3）内。层间绝缘膜（6）形成在栅极沟槽（3）内的栅极多晶硅（5）上。通过蚀刻第1半导体层（2）的表面，层间绝缘膜（6）从第1半导体层（2）的表面突出。通过蚀刻从层间绝缘膜（6）延伸并覆盖第3半导体层（8）的表面上的绝缘膜（9）的表面直到第3半导体层（8）的表面露出，从而形成具有绝缘膜（9）的井壁（9）。

公开(公告)号：CN103872146A

公开(公告)日：2014-06-18

申请号：CN201310188512.0

申请日：2013-05-21

Applicant: 株式会社东芝

Inventor： 新井雅俊 ,  田渊崇

IPC: H01L29/872 ,  H01L29/06 ,  H01L29/36

CPC classification number: H01L29/872 ,  H01L29/0611 ,  H01L29/0615 ,  H01L29/08 ,  H01L29/1608 ,  H01L29/8725 ,  H01L29/36

Abstract: 本发明实施方式的半导体器件具备第1导电型半导体基板（1）、第一第1导电型半导体层（2）、第二第1导电型半导体层（3）、相互相邻的第2导电型底部层（5）、肖特基金属（6）以及阴极电极（7）。第二第1导电型半导体层设置于第一第1导电型半导体层上，具有比第一第1导电型半导体层高的第1导电型杂质浓度。相互相邻的第2导电型底部层设置于从第2半导体层的上表面朝向外延层延伸的多个沟槽的底部。肖特基金属设置于第二第1导电型半导体层上以及多个沟槽内。肖特基金属在与第二第1导电型半导体层的结部形成肖特基势垒。阴极电极设置于半导体基板上且与半导体基板欧姆连接。